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  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. Verilog_HDL教程

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2009-12-21
    • 文件大小：4194304
    • 提供者：yanlihui13579

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：158720
    • 提供者：do622

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. 基于FPGA的音乐实现Verilog语言实现

  2. 基于FPGA的音乐实现。在FPGA开发板上播放音乐。通过不同的分频来实现不同乐曲的播放。值得收藏！！！

  3. 所属分类：硬件开发

    • 发布日期：2011-03-11
    • 文件大小：120832
    • 提供者：passerby9091

  1. Verilog_HDL经典教程实用手册

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2011-06-02
    • 文件大小：4194304
    • 提供者：heirfr

  1. 梁祝verilog程序

  2. 1．利用MAX + PLUSⅡ软件，设计一个乐曲演奏电路，使其能反复演奏附1 中的“梁祝”乐曲片 段。该电路有一个“乐曲演奏启/停”按钮，来控制乐曲演奏的启/停；还有一个复位按钮，当按下此按 钮时电路复位到初始状态。并用3 个七段数码管分别显示高、中、低音的音名，实现演奏的动态显示

  3. 所属分类：硬件开发

    • 发布日期：2011-06-12
    • 文件大小：5242880
    • 提供者：lsw0403

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. Verilog_HDL教程.pdf

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2012-03-12
    • 文件大小：4194304
    • 提供者：lzj1987

  1. 基于Verilog_HDL的乐曲演奏电路设计

  2. 随着EDA技术的进展，基于可编程的数字电子系统设计的完整方案越来越受到人们的重视。与利用微处理器(CPU或MCU)来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不借助于功能强大的EDA工具和硬件描述语言，仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以实现。如何使用EDA工具设计电子系统是人们普遍关心的问题。本课程设计主要是采用FPGA器件驱动小扬声器构成一个乐曲演奏电路，FPGA器件选择Altera的EPF10K10，在MAX + plusⅡ的EDA软件平台上，实现了乐

  3. 所属分类：硬件开发

    • 发布日期：2012-06-17
    • 文件大小：273408
    • 提供者：hunningtu_lq

  1. 乐曲硬件演奏电路设计_2

  2. 与利用微处理器（CPU或MCU）来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不借助于功能强大的EDA工具和硬件描述语言，仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以实现。本文重点介绍用杭州康芯电子有限公司生产的KX_7C家庭实验开发板，利用数控分频器设计硬件乐曲演奏电路（电子琴），使读者初步了解VHDL硬件描述语言和Quartus II开发环境。

  3. 所属分类：硬件开发

    • 发布日期：2012-06-17
    • 文件大小：1048576
    • 提供者：hunningtu_lq

  1. Verilog_HDL综合设计实例(自动乐曲演奏)

  2. 用Verilog演奏梁祝，里面有相关代码及原理介绍

  3. 所属分类：其它

    • 发布日期：2012-07-01
    • 文件大小：3145728
    • 提供者：ran_danyong565

  1. Verilog的乐曲演奏电路设计

  2. 基于Verilog__HDL的乐曲演奏电路设计,两首音乐，还可以通过数码管显示其音阶！

  3. 所属分类：其它

    • 发布日期：2013-05-05
    • 文件大小：2097152
    • 提供者：xiaobeinan

  1. verilog乐曲模版

  2. 用FPGA编写乐曲的基础模版，在上面稍加修改即可演奏出不同乐曲

  3. 所属分类：嵌入式

    • 发布日期：2014-06-29
    • 文件大小：3072
    • 提供者：qq_17045589

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：130048
    • 提供者：feng1o

  1. FPGA课程设计-硬件乐曲演奏（Verilog HDL）

  2. 题目要求：自动播放设计好的乐曲；至少能播放两个以上的乐曲；含代码文件和测试结果，仅供参考

  3. 所属分类：硬件开发

    • 发布日期：2017-08-20
    • 文件大小：1029120
    • 提供者：puyuqian

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：158720
    • 提供者：ljj0709

  1. verilog语言实现电子琴

  2. 用verilog语言实现电子琴，输出接蜂鸣器或扬声器，顶层模块调用音调模块、音符模块、分频模块。演奏的乐曲为致爱丽丝（献给爱丽丝）。乐曲的乐谱及其每个音符对应的节拍长度保存在两个txt 文本中

  3. 所属分类：硬件开发

    • 发布日期：2018-02-03
    • 文件大小：4096
    • 提供者：qq_27407299

  1. 基于蜂鸣器的自动乐曲演奏

  2. 我们都知道，乐曲由音调和音长组成，只要将音调和音长控制好就能演奏出动听的乐曲。下面将用Verilog HDL 硬件描述语言完成乐曲演奏的设计。频率的高低决定了音调的高低所有不同频率的信号都是从同一个基准频率分频得来的。由于音阶频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取整。若基准频率过低，则由于分频比太小，四舍五入取证后的误差较大。若基准频率过高，虽然误差变小，但分频数将变大。实际的设计应综合考虑两方面的因素，在尽量减小频率误差的前提下去合适的基准频率音符的持续时间

  3. 所属分类：专业指导

    • 发布日期：2019-01-03
    • 文件大小：3145728
    • 提供者：kagami__