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  1. Verilog加法器实验.zip

  2. 压缩包里面包含三个代码，4位串行加法器、4位并行加法器和一位全加。打开Modelsim后可直接编译运行。

  3. 所属分类：嵌入式

    • 发布日期：2020-05-07
    • 文件大小：1024
    • 提供者：qq_40353662

  1. 16bit加法器减法器设计.zip

  2. Hdu计组 Verilog实验二16位超前进位加法器减法器。希望能帮到大家的实验。

  3. 所属分类：互联网

    • 发布日期：2020-04-13
    • 文件大小：229376
    • 提供者：weixin_44871778