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  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. Verilog_HDL教程

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2009-12-21
    • 文件大小：4194304
    • 提供者：yanlihui13579

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：158720
    • 提供者：do622

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. Verilog_HDL经典教程实用手册

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2011-06-02
    • 文件大小：4194304
    • 提供者：heirfr

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. Verilog HDL中阻塞与非阻塞过程赋值的区别与应用

  2. verilog HDL中阻塞与非阻塞过程赋值的区别与应用，用Ve ri l og H D L进行F P G A设计的一些基本方法。

  3. 所属分类：嵌入式

    • 发布日期：2011-08-09
    • 文件大小：154624
    • 提供者：maoshuang871231

  1. Verilog_HDL教程.pdf

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2012-03-12
    • 文件大小：4194304
    • 提供者：lzj1987

  1. Verilog编码与综合中的非阻塞性赋值(中文).pdf

  2. 讲述verilog编码风格中关于阻塞非阻塞的区别

  3. 所属分类：专业指导

    • 发布日期：2008-10-24
    • 文件大小：250880
    • 提供者：wyhzhj

  1. Verilog HDL中阻塞与非阻塞过程赋值的区别与应用.pdf

  2. Verilog HDL中阻塞与非阻塞过程赋值的区别与应用.pdf Verilog HDL中阻塞与非阻塞过程赋值的区别与应用.pdf

  3. 所属分类：专业指导

    • 发布日期：2008-10-29
    • 文件大小：149504
    • 提供者：q042096

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：130048
    • 提供者：feng1o

  1. verilog HDL设计进阶练习

  2. 练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 练习二. 简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。 练习三. 利用条件语句实现较复杂的时序逻辑电路 目的：掌握条件语句在Verilog HDL中的使用。 练习四. 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别 目的：1.明确掌握阻塞赋值与非阻塞赋值的概念和区别； 练习五. 用always块实现较复杂的组合逻辑电路 目的: 1.掌握用always实现组合逻辑电路的方法; 练习六. 在Verilog HDL中使

  3. 所属分类：专业指导

    • 发布日期：2009-03-18
    • 文件大小：374784
    • 提供者：langque

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：158720
    • 提供者：ljj0709

  1. FPGA中组合逻辑和时序逻辑的区别

  2. 数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。 1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。 2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：140288
    • 提供者：weixin_38612648

  1. Verilog阻塞与非阻塞赋值的区别

  2. 本文介绍了Verilog阻塞与非阻塞赋值的区别

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：60416
    • 提供者：weixin_38562079

  1. Verilog阻塞式赋值与非阻塞式赋值的分析

  2. 在Verilog HDL中，有两种过程性赋值方式，即阻塞式（blocking）和非阻塞式（non-blocking）。这两种赋值方式看似差不多，其实在某些情况下却有着根本的区别，如果使用不当，综合出来的结果和你所想得到的结果会相去甚远。本文主要介绍Verilog阻塞式赋值与非阻塞式赋值的分析

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：109568
    • 提供者：weixin_38729336

  1. 关于verilog阻塞赋值与非阻塞赋值的一些浅见

  2. 最近学到了关于verilog的阻塞赋值与非阻塞赋值的一些区别，经过网上查阅与仿真实验，有了一些理解。希望能够记下来。

  3. 所属分类：其它

    • 发布日期：2020-08-10
    • 文件大小：598016
    • 提供者：weixin_38677936

  1. EDA/PLD中的Verilog HDL阻塞属性探究及其应用

  2. 摘 要：阻塞赋值与非阻塞赋值语句作为verilog HDL语言的最大难点之一，一直困扰着FPGA设计者，而其中的错误又隐晦莫测，理解不透彻会直接导致运用不当，使设计工程达不到预期效果，而排错又相当麻烦。阻塞赋值与非阻塞赋值语句既血脉相连，又有本质的区别。透过原理和实际应用，从不同侧面对阻塞赋值与非阻塞赋值进行剖析，并阐述了阻塞赋值与非阻塞赋值的各自特点及其应用。 　　Verilog HDL中，有两种过程赋值方式，即阻塞赋值（blocking）和非阻塞赋值（nonblocking）。阻塞赋值执行

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：150528
    • 提供者：weixin_38732924

  1. Verilog HDL阻塞属性探究及其应用

  2. 摘 要：阻塞赋值与非阻塞赋值语句作为verilog HDL语言的难点之一，一直困扰着FPGA设计者，而其中的错误又隐晦莫测，理解不透彻会直接导致运用不当，使设计工程达不到预期效果，而排错又相当麻烦。阻塞赋值与非阻塞赋值语句既血脉相连，又有本质的区别。透过原理和实际应用，从不同侧面对阻塞赋值与非阻塞赋值进行剖析，并阐述了阻塞赋值与非阻塞赋值的各自特点及其应用。 　　Verilog HDL中，有两种过程赋值方式，即阻塞赋值（blocking）和非阻塞赋值（nonblocking）。阻塞赋值执行时，

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：176128
    • 提供者：weixin_38568031