注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. Verilog HDL实现单精度浮点乘法器

  2. 舍入过程中可以使用直接choping和就近舍入，考虑可就近舍入过程中引起尾码加一导致阶码增加的情况。已通过Quartus_ii\Modelsim的联合仿真。

  3. 所属分类：教育

    • 发布日期：2020-12-09
    • 文件大小：7340032
    • 提供者：qq_41912710