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  1. ARM9指令cache的verilog代码

  2. 这是我第一次上传资料，名称是ARM9指令cache的verilog代码，非常有用，我正在研究Cache，希望大家将来多交流。

  3. 所属分类：硬件开发

    • 发布日期：2009-11-01
    • 文件大小：3072
    • 提供者：leopold_2008

  1. MOSI_一种基于超长指令字处理器的同时多线程微体系结构

  2. 描述了一种基于超长指令字处理器的同时多线程微体系结构 ———MOSI ( MultiOp Splitting Issue ,多操 作①分离发射) . MOSI 动态地发射同一多操作内的指令 ,并通过写回缓冲保证计算结果的写回顺序与编译器的视图一致 ,从而以较小的代价解决了 SM T 技术中的关键问题. 文中详细描述了写回缓冲的结构及算法 ,给出了多个线程的硬件模型 ,最后对硬件支持线程的个数及Cache 的组织结构进行了讨论. 实验结果表明 ,基于 MOSI 结构的双线程处理器能够将吞吐率提高

  3. 所属分类：其它

    • 发布日期：2010-02-16
    • 文件大小：423936
    • 提供者：wangxu047

  1. 基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

  2. 清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

  3. 所属分类：嵌入式

    • 发布日期：2011-01-24
    • 文件大小：3145728
    • 提供者：xumo0611

  1. 分离Cache的一种容量联合分配算法

  2. ：在嵌入式处理器中，Cache的功耗所占的比重越来越大．针对不同类型的应用 程序对指令Cache和数据Cache的容量实时需求不同，提出了一种新的容量联合分配算法， 该算法可以均衡考虑程序运行时对指令Cache和数据Cache的实时需求，动态调整一级 Cache的容量和配置，从而更有效地利用Cache资源．Mibench仿真结果表明，采用容量联 合分配算法的分离Cache与传统分离Cache相比，平均能量消耗降低了29．10 ，平均能量 延迟积降低了33．38％

  3. 所属分类：嵌入式

    • 发布日期：2011-06-03
    • 文件大小：384000
    • 提供者：h44444444

  1. MIPS cache指令说明

  2. mips处理器的cache指令，中文介绍

  3. 所属分类：硬件开发

    • 发布日期：2011-06-21
    • 文件大小：77824
    • 提供者：huyi0125

  1. 医疗方面常用的cache数据库

  2. 1 安装及卸载......................................................................................................4 1.1 安装需求.......................................................................................................4 1.2 Caché的标准安装...........

  3. 所属分类：其它

    • 发布日期：2011-06-24
    • 文件大小：10485760
    • 提供者：armage

  1. 《浅谈Cache Memory》

  2. 《浅谈Cache Memory》：Cache Memory 也被称为 Cache，是存储器子系统的组成部分，存放着程序经常使用的指令和数据，这只是 Cache 的传统定义。从广义的角度上看，Cache 是缓解访问延时的 Buffer， 这些 Buffer 无处不在，只要存在着访问延时的系统，这些广义 Cache 就可以在掩盖访问延时的同时，尽可能地提高数据带宽。

  3. 所属分类：其它

    • 发布日期：2011-10-21
    • 文件大小：4194304
    • 提供者：aaronlin86

  1. Cache在嵌入式处理器应用 LCD控制器原理

  2. 随着嵌入式计算机应用的发展，嵌入式CPU的主频不断提高，这就造成了慢速系统存储器不能匹配高速CPU处理能力的情况。为了解决这个问题，许多高性能的嵌入式处理器内部集成了高速缓存Cache。其中，三星公司的S3C44B0X内部就集成了8 KB空间统一的指令和数据Cache。　　Cache即高速缓冲存储器，是位于CPU与主存之间一种容量较小，但速度很高的存储器。由于CPU在进行运算时，所需的指令和数据都是从主存中提取的，而CPU运算速度要比主存读写速度快得多，这样极其影响整个系统的性能。采用Cach

  3. 所属分类：其它

    • 发布日期：2011-11-16
    • 文件大小：3145728
    • 提供者：xuwuhao

  1. 计算机体系结构cache实验

  2. 体系结构实验。程序运行时，都会对内存进行相关操作，所访问的内存地址可以被记录下来，形成memory trace文件。在本实验中，你将使用benchmark程序产生的memory trace文件来测试Cache命中率，文件可以在http://cseweb.ucsd.edu/classes/fa07/cse240a/proj1-traces.tar.gz上获得。 每次存储器访问都包含了三个信息：  访问类型，’l’表示Load操作，’s’表示Store操作；  地址。采用32位无符号的十六进制

  3. 所属分类：C/C++

    • 发布日期：2011-12-17
    • 文件大小：1048576
    • 提供者：jijianglin

  1. 面向对象的动态语言的优化技术-inline cache

  2. inline cache的基本原理. 在面向对象的动态语言中方法的访问往往要通过查找call site完成。而inline cache则是通过记录上次查询的结果，使得在下次访问的时候可以直接跳转到相应方法地址的技术（当然在方法处要添加一条比较指令，看是否是相同的对象的方法）。

  3. 所属分类：其它

    • 发布日期：2012-08-10
    • 文件大小：59392
    • 提供者：v8jsengine

  1. CACHE Simulator

  2. Cache模拟器，完成了以下功能： a. 能够设置 Cache 总的大小 b. 能够设置 Cache 块的大小 c. 能够设置Cache 的映射机制：直接映射、n-路组相联 d. 能够设置Cache 的替换策略：LRU、FIFO … e. 能够设置 Cache 的写策略：写回法、写直达法 f. 能够设置将 Cache 分为数据 Cache 和 指令 Cache g. 能够设置预取策略 h. 能够设置写不命中的调块策略

  3. 所属分类：嵌入式

    • 发布日期：2014-12-18
    • 文件大小：865280
    • 提供者：penghuidong

  1. 高速缓存(Cache)的Verilog代码

  2. 该工程包含数据缓存D_Cache和指令缓存I_Cache的Verilog代码和仿真文件，Cache的详细技术参数包含在.v文件的注释中。 直接相连16KB D_Cache Cache写策略： 写回法+写分配 (二路)组相连16KB I_Cache Cache替换策略: LRU I_Cache的工作就是在cpu需要指令时将指令从主存中搬进I_Cache，再传给CPU，而D_Cache在解决数据读外，还要注意数据写入的问题。本工程可以与arm.v 中的arm 核协同工作，主存使用dram_ctrl

  3. 所属分类：嵌入式

    • 发布日期：2015-05-18
    • 文件大小：6144
    • 提供者：zdinanyang

  1. ARM高速缓存(Cache)Verilog代码 包含ISE工程

  2. 该工程包含数据缓存D_Cache和指令缓存I_Cache的Verilog代码和仿真文件，附带可运行的ISE工程文件，Cache的详细技术参数包含在.v文件的注释中。 直接相连16KB D_Cache Cache写策略： 写回法+写分配 (二路)组相连16KB I_Cache Cache替换策略: LRU I_Cache的工作就是在cpu需要指令时将指令从主存中搬进I_Cache，再传给CPU，而D_Cache在解决数据读外，还要注意数据写入的问题。本工程可以与arm.v 中的arm 核协同工作

  3. 所属分类：硬件开发

    • 发布日期：2015-05-31
    • 文件大小：2097152
    • 提供者：zdinanyang

  1. SimIt-ARM-3.0 ARM指令模拟器

  2. SimIt-ARM-3.0 给予命令行ARM指令模拟器，短小精悍，是研究ARM处理器的好工具，该模拟器既可以运行用户级别的ELF程序，又可以模拟运行Linux操作系统；提供了简单易用的调试命令，可以逐条跟踪指令的执行。 SimIt-ARM-3.0-gk-20150902.tar.bz2 HowTo 0.what is SimIt-ARM-3.0 SimIt-ARM 3.0 is an instruction-set simulator that runs both system-level a

  3. 所属分类：C++

    • 发布日期：2015-09-08
    • 文件大小：9437184
    • 提供者：jocks

  1. Cache ObjectScript基本语法

  2. Cache数据库 Cache Objectscr ipt编程基础 ，详细的介绍了COS的基本语法规则，变量、运算符号、指令，函数、对象语法、程序的基本格式。

  3. 所属分类：其它

    • 发布日期：2017-09-26
    • 文件大小：183296
    • 提供者：wit_mit

  1. 医疗方面常用的cache数据库

  2. 1 安装及卸载......................................................................................................4 1.1 安装需求.......................................................................................................4 1.2 Caché的标准安装...........

  3. 所属分类：网络基础

    • 发布日期：2009-01-12
    • 文件大小：10485760
    • 提供者：frankie0212

  1. MIPS CACHE指令快速参考.doc

  2. MIPS CACHE指令快速参考.doc MIPS CACHE指令快速参考.doc MIPS CACHE指令快速参考.doc

  3. 所属分类：专业指导

    • 发布日期：2009-04-25
    • 文件大小：67584
    • 提供者：ylhryzy

  1. 基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

  2. 清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

  3. 所属分类：嵌入式

    • 发布日期：2018-04-20
    • 文件大小：3145728
    • 提供者：x82036970

  1. 基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

  2. 清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

  3. 所属分类：嵌入式

    • 发布日期：2018-04-24
    • 文件大小：3145728
    • 提供者：acroyali1835

  1. 基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

  2. 清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

  3. 所属分类：嵌入式

    • 发布日期：2018-04-26
    • 文件大小：3145728
    • 提供者：qq_23522985
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