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  1. EDA 12864 verilog 程序

  2. module newlcd(clk,rst,lcd_e,lcd_rs,lcd_rw,data,lcd_psb); input clk; input rst; //input lcd_ret; output lcd_psb; output lcd_e; output lcd_rs; output lcd_rw; output [7:0] data; reg lcd_e; reg lcd_rw; reg lcd_rs; reg [7:0] data; reg [21:0] clkcnt; reg

  3. 所属分类：C/C++

    • 发布日期：2010-11-25
    • 文件大小：34816
    • 提供者：areacy99

  1. EPM240入门实验

  2. 基于EPM240入门实验，主要是时钟分频的verilog代码程序，需要的可以看一下。

  3. 所属分类：硬件开发

    • 发布日期：2012-05-19
    • 文件大小：1024
    • 提供者：xtt1201

  1. lpc2100系列arm7示例程序大全

  2. 里面有各种接口程序和片内外设程序 int main(void) { uint32 ADC_Data; char str[20]; PINSEL0 = 0x00000005; // 设置P0.0、P0.1连接到UART0的TXD、RXD PINSEL1 = 0x01400000; // 设置P0.27、P0.28连接到AIN0、AIN1 UART0_Init(); // 初始化UART0 /* 进行ADC模块设置，其中x<<n表示第n位设置为x(若x超过一位，则向高位顺延) */ A

  3. 所属分类：硬件开发

    • 发布日期：2008-12-24
    • 文件大小：1048576
    • 提供者：jianwei_peng

  1. tm7705芯片手册中的例程

  2. 给出了 AD7705/7706 和微控制器接口的用 C 代码写成的一组读、写程序。此程序的几个步骤是： 1.向通信寄存器写数据，选择通道 1 作为有效通道，将下一个操作设为对时钟寄存器进行写操作。 2.对时钟寄存器写操作，设置 CLKDIV 位，将外部时钟除二，假定外部时钟频率为 4.9512MHz，更新率选为 50Hz。 3.向通信寄存器写数据。选择通道 1 作为有效通道。将下一个操作设为对设置寄存器的写操作。 4.向设置寄存器写数据，将增益设为 1，设置为双极性、非缓冲模式，清除滤波器同步

  3. 所属分类：C

    • 发布日期：2018-07-07
    • 文件大小：2048
    • 提供者：weixin_42635365

  1. 基于FPGA的60进制计数器.zip

  2. 基于FPGA的60进制计数器 实现功能： 基于FPGA的60进制计数器实验 部分代码： Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_ARITH.all; --//======================================= entity clkdiv is port(clk50M:IN STD_LOGIC;--时钟20MHZ c

  3. 所属分类：其它

    • 发布日期：2020-06-04
    • 文件大小：320512
    • 提供者：Xie_01

  1. EDA/PLD中的Coo1Runner-Ⅱ器件实现SCK时钟发生逻辑

  2. 此进程为SCK输出，逻辑，SCK与控制寄存器的CLKDIV、CPHA和CPOL位有关。SCK INT是内部SCK，用其来控制串行数据输出，是SPI控制状态机的同步时钟。当CPHA=1时，SCK_OUT=SCK_1；当CPHA=0时，SCK_OUT=SCK_0。CLK0_MASK和CLK1_MASK分另刂为CLK_0和CLK_1的输出控制信号。当没有数据传输时，SCK_0和SCK_1可以被关闭，如图所示。 　　如图  SCK时钟发生器　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：63488
    • 提供者：weixin_38623707

  1. Coo1Runner-Ⅱ器件实现SCK时钟发生逻辑

  2. 此进程为SCK输出，逻辑，SCK与控制寄存器的CLKDIV、CPHA和CPOL位有关。SCK INT是内部SCK，用其来控制串行数据输出，是SPI控制状态机的同步时钟。当CPHA=1时，SCK_OUT=SCK_1；当CPHA=0时，SCK_OUT=SCK_0。CLK0_MASK和CLK1_MASK分另刂为CLK_0和CLK_1的输出控制信号。当没有数据传输时，SCK_0和SCK_1可以被关闭，如图所示。 　　如图  SCK时钟发生器　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：71680
    • 提供者：weixin_38661236