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  1. Xilinx ISE MIG 中文教程 DDR3开发利器

  2. 图文并茂、简明易懂的MIG仿真、综合、自定义用户接口教程,适合FPGA DDR3初学者
  3. 所属分类:3G/移动开发

    • 发布日期:2017-12-31
    • 文件大小:24117248
    • 提供者:gn880801
  1. AM335Bootload流程分析.pdf

  2. AM335Bootload流程分析,描述了uboot的启动过程和主要函数的调用过程根据am335X的芯片技术手册,获取图三,此图为芯片上电时序要求。满足该要求方法有: 可以选用特定的PMC,乜可以使用分离电源芯片,但必须严格要求上电时序。而PMC在设计上 简单,可参考T的电源芯片设计。 Figure 26-2 Public ROM Code Boot Procedure From public startup Dead loop in public VDDS RTC Set up the boo
  3. 所属分类:嵌入式

    • 发布日期:2019-10-31
    • 文件大小:839680
    • 提供者:qq_36310253
  1. Hi3516EV300 专业型HD IP Camera SoC用户指南.pdf

  2. 海思HI3516EV300最新的datasheet,HI3516EV200/HI3516EV300/HI3518EV300芯片的架构是一样的,使用的SDK差不多四 Hi3516EV300专业型 Hd IP Camera soc 用户指南 目录 目录 前言…111111 文档版本O0B07(2019-05-15)版权所有9上海海思技术有限公司 四 Hi3516EV300专业型 Hd IP Camera soc 用户指南 前 前言 概述 本文档介绍了Ii35l6EV300芯片的特性、逻辑结构,详细
  3. 所属分类:图像处理

    • 发布日期:2019-07-03
    • 文件大小:12582912
    • 提供者:dehone
  1. DDR3_240Pin引脚封装.rar

  2. DDR3内存条插座_240Pin引脚封装尺寸定义,Layout尺寸, DDR3内存条插座_240Pin引脚封装尺寸定义,Layout尺寸
  3. 所属分类:硬件开发

    • 发布日期:2020-07-21
    • 文件大小:672768
    • 提供者:13011803189
  1. 例说FPGA之DDR2电路设计

  2. FPGA通常有专用的接口支持诸如DDR2、DDR3等高速的存储器,因此在对其引脚进行连接时,需要使用FPGA定义好的专用存储器接口总线,不能随心所意的随意连接。
  3. 所属分类:其它

    • 发布日期:2020-07-18
    • 文件大小:46080
    • 提供者:weixin_38621104
  1. EDA/PLD中的FPGA与DDR3 SDRAM的接口设计

  2. DDR3 SDRAM内存的总线速率达到600 Mbps to 1.6 Gbps (300 to 800 MHz),1.5V的低功耗工作电压,采用90nm制程达到2Gbits的高密度。这个架构毫无疑问更快、更大,每比特的功耗也更低,但是如何实现FPGA和DDR3 SDRAM DIMM条的接口设计呢?    关键字:均衡(leveling)  如果FPGA I/O结构中没有包含均衡功能,那么它与DDR3的连接将会很复杂,需要有很多外围器件包括延迟线及相关控制。均衡的定义和重要性  为了提高高速电路的
  3. 所属分类:其它

    • 发布日期:2020-11-25
    • 文件大小:65536
    • 提供者:weixin_38626192
  1. Microblaze跑UCOS-III操作系统

  2. XILINX ISE完整硬件工程,spartan6系列,芯片为XC6SLX16,XILINX SDK完整软件工程。 ISE硬件搭建了一个microblaze核+DDR3内存,软件工程带uc/os-iii操作系统,内含CAN接口驱动、UART接口驱动、SPI FLASH接口驱动等等,自定义硬件IP核及自定义硬件中断信号处理。 UART必须使用修改过的axi_uartlite的IP核,可以在我的资源中下载。
  3. 所属分类:C

    • 发布日期:2021-01-04
    • 文件大小:17825792
    • 提供者:yuantielei
  1. FPGA与DDR3 SDRAM的接口设计

  2. DDR3 SDRAM内存的总线速率达到600 Mbps to 1.6 Gbps (300 to 800 MHz),1.5V的低功耗工作电压,采用90nm制程达到2Gbits的高密度。这个架构毫无疑问更快、更大,每比特的功耗也更低,但是如何实现FPGA和DDR3 SDRAM DIMM条的接口设计呢?    关键字:均衡(leveling)  如果FPGA I/O结构中没有包含均衡功能,那么它与DDR3的连接将会很复杂,需要有很多外围器件包括延迟线及相关控制。均衡的定义和重要性  为了提高高速电路的
  3. 所属分类:其它

    • 发布日期:2021-01-19
    • 文件大小:64512
    • 提供者:weixin_38710198