设计一个占空比为6：4的10分频器，其中clk_in为时钟输入端，clk_out为分频信号输出端,rst_n为低电平有效的同步复位端。
五、实验步骤
1.利用Quartus II建立一个新的工程，工程路径为d:\EDA_Practice\fdiv10，工程名为fdiv10.qpf，工程的顶层实体名为fdiv10。
2.创建fdiv10.v源程序，代码如下：
3. 分析与综合fdiv10.v源程序。
（1）在Quartus II菜单中选择Processing→Start→ Start Analys
