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  1. MENTOR.GRAPHICS.LEONARDO.SPECTRUM

  2.  LeonardoSpectrum是Mentor公司出品的一款HDL逻辑综合软件,使应用于通信、宽带、无线及多媒体领域的可编程SoC设计的创新和管理变得更为轻松。   有了LEONARDO SPECTRUM,您即可利用VHDL或是Verilog语言,LeonardoSpectrum是由Mentor Graphics发展,不但操作非常方便,还具备工作站等级ASIC工具的强大控制能力和最优化功能特色。   该软件有三种逻辑综合方式:SynthesisWizard(综合向导)、 Quick Setu
  3. 所属分类:硬件开发

    • 发布日期:2009-09-07
    • 文件大小:45088768
    • 提供者:wtzmax
  1. 第二届全国EDA大赛试题

  2. 第二届全国EDA大赛试题 第二届笔试题 1.(4分)请简要说明CIF,EDIF,GDSⅡ的意义及用途。 2.(4分)在亚微米设计中,互连线的影响是十分重要的,互连线会给晶体管增加负载,是由于______、_____、_____、_____造成。从而导致信号_____、功率_____、电压_____、时间_____。 3.(4分)在亚微米设计中,电子迁移是由_____造成的。它使连线变细,最终断开,引起器件失效。
  3. 所属分类:专业指导

    • 发布日期:2010-04-16
    • 文件大小:358400
    • 提供者:spce3200
  1. 常用经典CAD快捷键大全

  2. 经典,常用,个人总结。电子行业的CAD领域现有电子设计自动化(EDA)描述语言标准如下:IEEE Std 1076-1993超高速集成电路硬件描述语言(VHDL 语言);ANSI/EIA 618-1994电子设计交换格式(EDIF),版本300。 超高速集成电路硬件描述语言标准VHDL是美国IEEE在1987年制定的美国工业标准,现在已经被很多国家所采用。EDIF标准则主要用于设计与制造系统的接口。对于电子设计自动化领域的CAD技术推荐采用这两描述语言标准。由于这两个标准的影响,国际标准化组织
  3. 所属分类:制造

    • 发布日期:2010-09-09
    • 文件大小:34816
    • 提供者:jiangsc
  1. EDA课件1_TCH

  2. 用VHDL/VerilogHDL语言开发PLD/FPGA的完整流程为: 1.文本编辑:用任何文本编辑器都可以进行,也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件,Verilog文件保存为.v文件。 2.逻辑综合:将源文件调入逻辑综合软件进行综合,即把语言综合成门级网表文件的形式。逻辑综合软件会生成.edf(edif)的EDA工业标准文件。 3.功能仿真:将门级网表文件调入HDL仿真软件进行功能仿真,检查逻辑功能是否正确(也叫前仿真,对简单的设计可以跳过这一步,只在布线完成以后
  3. 所属分类:嵌入式

    • 发布日期:2011-01-01
    • 文件大小:7340032
    • 提供者:w491609442
  1. activeHDL快速入门

  2. Active-HDL是集成VHDL,Verilog,EDIF,System C开发环境。它由设计工具,VHDl&Verilog编译器,单仿真内核,调试工具,图形仿真和资源、库等管理工具,可让用户运行仿真,综合,实现,以及第三方工具。
  3. 所属分类:其它

    • 发布日期:2011-05-03
    • 文件大小:982016
    • 提供者:wangyi654321_
  1. byuediftools

  2. edif文件编辑软件,使用java开发。有详细文档说明。
  3. 所属分类:Java

    • 发布日期:2012-04-27
    • 文件大小:4194304
    • 提供者:kylinux
  1. edif关键字及结构

  2. 按缩进方式列出edif所有关键字,方便学习edif文件结构以及解析edif文件。
  3. 所属分类:硬件开发

    • 发布日期:2012-04-27
    • 文件大小:4096
    • 提供者:kylinux
  1. edif 200 权威参考指南

  2. edif 200 中文版。权威参考指南。edif开发必备。
  3. 所属分类:硬件开发

    • 发布日期:2012-05-08
    • 文件大小:7340032
    • 提供者:kylinux
  1. Lattice_Diamond_入门操作手册

  2. The next generation design tool for FPGA design, Lattice Diamond, was designed to address the needs of high-density FPGA designers. This tutorial leads you through all the basic steps of designing and implementing a mixed VHDL, Verilog, and Edif des
  3. 所属分类:硬件开发

    • 发布日期:2014-04-24
    • 文件大小:1048576
    • 提供者:maximuth
  1. 导出EDIF文件

  2. 导出EDIF文件的方法,国外的某个论坛上的方法,英文的
  3. 所属分类:其它

    • 发布日期:2014-08-25
    • 文件大小:106
    • 提供者:qq_14847151
  1. 新一代硬件描述预言Handel-C简介

  2. Handel-C,可以使用其在FPGA开发板上进行编程。 Handel-C语言的学习文档。Handel-C语言由C/C++演化而来,可以自动实现C到VHDL、C到Verilog、C到EDIF等转换。在DK环境中,DK+Handel-C工具能直接把基于C语言的设计转变为优化的HDL(可以实现:C到VHDL、C到Verilog、C到EDIF等的自动生成), 进而通过FPGA实现,从而保证了各种复杂的高难算法在工程应用的实时性。
  3. 所属分类:其它

    • 发布日期:2018-01-05
    • 文件大小:14680064
    • 提供者:qq_41593219
  1. Active-HDL_10.1_crack.rar

  2. Active-HDL是集成VHDL,Verilog,EDIF,System C开发环境。它由设计工具,VHDl&Verilog;编译器,单仿真内核,调试工具,图形仿真和资源、库等管理工具,可让用户运行仿真,综合,实现,以及第三方工具。
  3. 所属分类:硬件开发

    • 发布日期:2019-08-09
    • 文件大小:883712
    • 提供者:weixin_41599896
  1. EDA/PLD中的Partition技术

  2. 中为需要做设计重用或者希望保留上次实现结果的模块设定Partition属性。Partition设定的对象可以是设计中任意层次的任意模块,这些设计可以是HDL代码、EDIF网表,甚至是原理图格式。为设计模块设定了Partition属性以后,如果用户对设计做了部分修改,然后再次运行这个ISE工程,那么ISE会对比发生的改动。如果定义了Partition的模块没有改动,则ISE会根据保留级别的设置从数据库中把Partition模块上次的综合网表、布局结果或者布线结果复制过来使用,其他有改动的Parti
  3. 所属分类:其它

    • 发布日期:2020-11-17
    • 文件大小:440320
    • 提供者:weixin_38660624
  1. EDA/PLD中的EDA的参数可设置兆功能块实现法

  2. 参数可设置兆功能块实现法就是设计者可以根据实际电路的设计需要,选择LPM(Library of Parameterized Modue1s,参数可设置模块库,简称LPM)库中的适当模块,并为其设定适当的参数以满足自己设计需要的一种实现方法。作为EDIF标准的一部分,LPM形式得到了EDA工具的良好支持,LPM中功能模块的内容很丰富。   在EDA的设计中,以图形或硬件描述语言模块形式调用兆功能块进行设计,使得基于EDA技术的电子设计能够有效地利用其他优秀电子工程技术人员的硬件设计成果,更使得设
  3. 所属分类:其它

    • 发布日期:2020-11-16
    • 文件大小:30720
    • 提供者:weixin_38598613
  1. EDA/PLD中的使用LeonardoSpectrum综合Xilinx FPGA的VHDL程序

  2. 摘 要: 本文总结了使用LeonardoSpectrum综合Xilinx FPGA的VHDL程序应用,以及在VHDL中使用不同类型RAM的方法。关键词: LeonardoSpectrum;FPGA;VHDLLeonardoSpectrum 是Mentor Graphics公司设计的功能强大的EPLD/FPGA/ASIC综合工具,支持大部分EPLD/FPGA厂商的产品。LeonardoSpectrum支持VHDL、Verilog、EDIF的综合、优化和定时分析,可以运行在Windows 98/
  3. 所属分类:其它

    • 发布日期:2020-12-10
    • 文件大小:61440
    • 提供者:weixin_38652270
  1. Verilog讨论组精彩内容摘录(二)

  2. 问题:  是不是用FPGA EXPRESS能编译标准的Verilog HDL语言写的程序,再生成EDIF文件交给MAX+PLUS处理?具体如何操作?回答一:  好像MAX+PLUS也能编辑Verilog HDL语言写的程序,具体做法从文本编辑窗口输入程序,编译即可.回答二:  还是推荐大家用Synplify做综合吧,对语法的要求不严格,软件也不大。连Altera和Xilinx的人都推荐我用。回答三:  Synplify 在综合方面好一些,但maxplus II 的功能更全面些,我觉得.回答四: 
  3. 所属分类:其它

    • 发布日期:2020-12-10
    • 文件大小:33792
    • 提供者:weixin_38651786
  1. Partition技术

  2. 中为需要做设计重用或者希望保留上次实现结果的模块设定Partition属性。Partition设定的对象可以是设计中任意层次的任意模块,这些设计可以是HDL代码、EDIF网表,甚至是原理图格式。为设计模块设定了Partition属性以后,如果用户对设计做了部分修改,然后再次运行这个ISE工程,那么ISE会对比发生的改动。如果定义了Partition的模块没有改动,则ISE会根据保留级别的设置从数据库中把Partition模块上次的综合网表、布局结果或者布线结果复制过来使用,其他有改动的Parti
  3. 所属分类:其它

    • 发布日期:2021-01-19
    • 文件大小:715776
    • 提供者:weixin_38556394
  1. EDA的参数可设置兆功能块实现法

  2. 参数可设置兆功能块实现法就是设计者可以根据实际电路的设计需要,选择LPM(Library of Parameterized Modue1s,参数可设置模块库,简称LPM)库中的适当模块,并为其设定适当的参数以满足自己设计需要的一种实现方法。作为EDIF标准的一部分,LPM形式得到了EDA工具的良好支持,LPM中功能模块的内容很丰富。   在EDA的设计中,以图形或硬件描述语言模块形式调用兆功能块进行设计,使得基于EDA技术的电子设计能够有效地利用其他电子工程技术人员的硬件设计成果,更使得设计效
  3. 所属分类:其它

    • 发布日期:2021-01-19
    • 文件大小:29696
    • 提供者:weixin_38502915