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搜索资源 - fpga中浮点乘法器的实现
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资源分类
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fpga中浮点乘法器的实现
fpga中浮点乘法器的实现fpga中浮点乘法器的实现
所属分类:
硬件开发
发布日期:2011-07-31
文件大小:199680
提供者:
majijuncekong
数字通信同步技术的MTALAB与FPGA实现》PPT版
ppt是书的辅助 书上目录 第1章 同步技术的概念及FPGA基础 1 1.1 数字通信中的同步技术 2 1.2 同步技术的实现方法 4 1.2.1 两种不同的实现原理 4 1.2.2 常用的工程实现途径 5 1.3 FPGA概念及其在信号处理中的应用 6 1.3.1 基本概念及发展历程 6 1.3.2 FPGA的结构和工作原理 8 1.3.3 FPGA在数字信号处理中的应用 14 1.4 Xilinx器件简介 15 1.4.1 Xilinx器件概况 15 1.4.2 Spartan系列器件 1
所属分类:
讲义
发布日期:2015-02-12
文件大小:14680064
提供者:
dai891011
基于FPGA的高速流水线浮点乘法器设计与实现
设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。
所属分类:
其它
发布日期:2020-08-07
文件大小:416768
提供者:
weixin_38546817
嵌入式系统/ARM技术中的如何使用FPGA加速机器学习算法?
当前,AI因为其CNN(卷积神经网络)算法出色的表现在图像识别领域占有举足轻重的地位。基本的CNN算法需要大量的计算和数据重用,非常适合使用FPGA来实现。上个月,Ralph Wittig(Xilinx CTO Office的卓越工程师) 在2016年OpenPower峰会上发表了约20分钟时长的演讲并讨论了包括清华大学在内的中国各大学研究CNN的一些成果。 在这项研究中出现了一些和CNN算法实现能耗相关的几个有趣的结论: ①限定使用片上Memory; ②使用更小的乘法器;
所属分类:
其它
发布日期:2020-10-16
文件大小:97280
提供者:
weixin_38721252
基于FPGA的高速流水线浮点乘法器设计与实现
设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。
所属分类:
其它
发布日期:2020-10-20
文件大小:419840
提供者:
weixin_38699492
基于FPGA的激光陀螺信号高速解调滤波设计
在FPGA中实现DSP和计算机常用的IEEE单精度32位浮点表示方式,通过模块化设计,能够进行相关的浮点加法和乘法操作。利用内部逻辑单元、乘法器、ROM、RAM等资源,经过正确的逻辑控制和可靠的时序设计,设计了一个能对激光陀螺信号进行高速、精确滤波的专用滤波器,并且更简便实现后续DSP或计算机对滤波数据的格式处理。
所属分类:
其它
发布日期:2020-10-17
文件大小:436224
提供者:
weixin_38706007
单片机与DSP中的一种基于NiosⅡ的可重构DSP系统设计
摘 要:应用Nios II嵌入式软核处理器所具有的可自定义指令的特点,本文提出了一种具有常规DSP功能的Nios II系统SOPC解决方案。用户可通过Matlab和DSP Builder或VHDL语言来设计复数乘法器、整数乘法器、浮点乘法器等硬件模块,再将它们定制为相应的指令,从而实现软件的灵活性和硬件高速性的结合。关键词:SOPC;Nios II嵌入式软核处理器;FPGA;DSP 引言 为了解决传统DSP所面临的速度低、硬件结构不可重构、开发升级周期长和不可移植等问题,本文应用Altera
所属分类:
其它
发布日期:2020-12-06
文件大小:92160
提供者:
weixin_38653385
EDA/PLD中的32位单精度浮点乘法器的FPGA实现
摘 要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码,和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越
所属分类:
其它
发布日期:2020-12-04
文件大小:162816
提供者:
weixin_38645373
改进的Goldschmidt双精度浮点除法器
针对嵌入式处理器对面积要求极为苛刻的特点,提出了一种改进的基于Goldschmidt算法的双精度浮点除法器。 改进的除法算法的计算过程分为两个阶段,第一阶段采用线性minimax多项式逼近算法得到一个具有15-bit精度的除数倒数的估计值。相比于minimax 二次多项式逼近,一次多项式逼近会获得一个更小的查找表(LUT)以及在部分积累加过程中获得更少的计算量。 在第二阶段,采用基于硬件复用的方法实现两次Goldschmidt迭代,使得两次Goldschmidt迭代仅仅使用一个乘法器和一个求补单
所属分类:
其它
发布日期:2021-01-29
文件大小:677888
提供者:
weixin_38746926
32位单浮点乘法器的FPGA实现
摘 要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码,和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越
所属分类:
其它
发布日期:2021-01-19
文件大小:191488
提供者:
weixin_38608866
如何使用FPGA加速机器学习算法?
当前,AI因为其CNN(卷积神经网络)算法出色的表现在图像识别领域占有举足轻重的地位。基本的CNN算法需要大量的计算和数据重用,非常适合使用FPGA来实现。上个月,Ralph Wittig(Xilinx CTO Office的卓越工程师) 在2016年OpenPower峰会上发表了约20分钟时长的演讲并讨论了包括清华大学在内的中国各大学研究CNN的一些成果。 在这项研究中出现了一些和CNN算法实现能耗相关的几个有趣的结论: ①限定使用片上Memory; ②使用更小的乘法器;
所属分类:
其它
发布日期:2021-01-19
文件大小:89088
提供者:
weixin_38682518