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fpga的verilog实现的硬件除法器
这是一个被除数和除数参数化可调的verilog些的除法器
所属分类:
硬件开发
发布日期:2010-04-25
文件大小:4096
提供者:
KOUTENGQIANG
高级浮点除法器的fpga实现
实现浮点数乘法和除法运算,采用硬件描述语言高效的实现了浮点除法运算
所属分类:
其它
发布日期:2011-05-15
文件大小:81920
提供者:
sunzhenchao7
fpga的verilog实现的硬件除法器
这是一个被除数和除数参数化可调的verilog些的除法器 这是一个被除数和除数参数化可调的verilog些的除法器
所属分类:
硬件开发
发布日期:2020-03-14
文件大小:1024
提供者:
shanghailuchaochao
fpga的verilog实现的硬件除法器
这是一个被除数和除数参数化可调的verilog些的除法器 这是一个被除数和除数参数化可调的verilog些的除法器
所属分类:
硬件开发
发布日期:2020-02-09
文件大小:1024
提供者:
weixin_42565716
基于Verilog计算精度可调的整数除法器的设计
目前,实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价,从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多,如利用微处理器实现快速乘除法运算,FPGA实现二进制除法运算,模拟除法器等;而通过软件实现的除法器算法,可以大大提高器件的工作频率和设计的灵活性,可以从总体上提高设计性能,而设计高效实用的算法是除法器的关键,故除法器的算法研究成为现今热点。
所属分类:
其它
发布日期:2020-10-26
文件大小:180224
提供者:
weixin_38735544
EDA/PLD中的基于Verilog计算精度可调的整数除法器的设计
0 引 言 除法器是电子技术领域的基础模块,在电子电路设计中得到广泛应用。目前,实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价,从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多,如利用微处理器实现快速乘除法运算,FPGA实现二进制除法运算,模拟除法器等;而通过软件实现的除法器算法,可以大大提高器件的工作频率和设计的灵活性,可以从总体上提高设计性能,而设计高效实用的算法是除法器的关键,故除法器的算法研究成为现今热点。 目前,软件方面主要是
所属分类:
其它
发布日期:2020-11-10
文件大小:140288
提供者:
weixin_38678796
FPGA 64位除法器(Verilog)
使用verilog语言,通过移位减方式实现64位除以32位数据的除法器,所需资源少,运算速度约64个时钟周期,可方便的自动修改运算位数
所属分类:
嵌入式
发布日期:2020-12-02
文件大小:1024
提供者:
XingouChen
改进的Goldschmidt双精度浮点除法器
针对嵌入式处理器对面积要求极为苛刻的特点,提出了一种改进的基于Goldschmidt算法的双精度浮点除法器。 改进的除法算法的计算过程分为两个阶段,第一阶段采用线性minimax多项式逼近算法得到一个具有15-bit精度的除数倒数的估计值。相比于minimax 二次多项式逼近,一次多项式逼近会获得一个更小的查找表(LUT)以及在部分积累加过程中获得更少的计算量。 在第二阶段,采用基于硬件复用的方法实现两次Goldschmidt迭代,使得两次Goldschmidt迭代仅仅使用一个乘法器和一个求补单
所属分类:
其它
发布日期:2021-01-29
文件大小:677888
提供者:
weixin_38746926
基于Verilog计算可调的整数除法器的设计
0 引 言 除法器是电子技术领域的基础模块,在电子电路设计中得到广泛应用。目前,实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价,从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多,如利用微处理器实现快速乘除法运算,FPGA实现二进制除法运算,模拟除法器等;而通过软件实现的除法器算法,可以大大提高器件的工作频率和设计的灵活性,可以从总体上提高设计性能,而设计高效实用的算法是除法器的关键,故除法器的算法研究成为现今热点。 目前,软件方面主要是
所属分类:
其它
发布日期:2021-01-19
文件大小:184320
提供者:
weixin_38590567