注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. FPGA跨时钟域设计

  2. FPGA跨时钟域设计的经典资料，详细讲了跨时钟域问题产生的原因和单个信号及多信号的跨时钟域数据同步的处理方式。

  3. 所属分类：硬件开发

    • 发布日期：2011-11-27
    • 文件大小：623616
    • 提供者：wuliao311

  1. 跨时钟域信号同步的IP解决方案

  2. 本文描述了对于FPGA编程实现中跨时钟域信号的处理方法

  3. 所属分类：硬件开发

    • 发布日期：2017-06-09
    • 文件大小：1048576
    • 提供者：qq_26657811

  1. 基于FPGA的跨时钟域信号处理同步设计的重要.pdf

  2. 上次提出了一个处于异步时钟域的MCU与FPGA直接通信的实现方式，其实在这之前，特权同学想列举一个异步时钟域中出现的很典型的问

  3. 所属分类：其它

    • 发布日期：2019-09-05
    • 文件大小：203776
    • 提供者：weixin_38743506

  1. FPGA入门教程.pdf

  2. 1、数字电路设计入门 2、FPGA简介 3、FPGA开发流程 4、RTL设计 5、Quartus II 设计实例 6、ModelSim和Testbench112时序逻辑电路 时序逻辑电路由时钟的上升沿或下降沿驱动工作,其实真正被时钟沿驱动的是电路中的 触发器( Register),也称为寄存器。触发器的工作原理和参数如下图 Register的原理和参数 T DQ Clk Clk old tsu:建立时间,在时钟有效沿到来之前触发器数据输入应保持稳定的时间,如果建立时 间不够,数据将不能在这个时钟

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：6291456
    • 提供者：smart_devil

  1. FPGA的跨时钟域信号处理——专用握手信号

  2. 　　在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：64512
    • 提供者：weixin_38507208

  1. 基于FPGA的跨时钟域信号处理——MCU

  2. 说到异步时钟域的信号处理，想必是一个FPGA设计中很关键的技术，也是令很多工程师对FPGA望而却步的原因。

  3. 所属分类：其它

    • 发布日期：2020-08-12
    • 文件大小：114688
    • 提供者：weixin_38603924

  1. 基于FPGA的跨时钟域信号处理——同步设计的重要

  2. 上次提出了一个处于异步时钟域的MCU与FPGA直接通信的实现方式，其实在这之前，特权同学想列举一个异步时钟域中出现的很典型的问题。也就是要用一个反例来说明没有足够重视异步通信会给整个设计带来什么样的危害。

  3. 所属分类：其它

    • 发布日期：2020-08-12
    • 文件大小：153600
    • 提供者：weixin_38742927

  1. 基于FPGA的跨时钟域信号处理——亚稳态

  2. 如果你E文还不错(该不会比我这个4次都没过掉4级考试的家伙差吧，~_~)，那么去享受原文吧。或者你可以考虑看看特权同学的翻译水平，哈哈……

  3. 所属分类：其它

    • 发布日期：2020-08-12
    • 文件大小：250880
    • 提供者：weixin_38528459

  1. 基于FPGA的跨时钟域信号处理——借助存储器

  2. 为了达到可靠的数据传输，借助存储器来完成跨时钟域通信也是很常用的手段。

  3. 所属分类：其它

    • 发布日期：2020-08-12
    • 文件大小：118784
    • 提供者：weixin_38715772

  1. 基于FPGA的跨时钟域信号处理同步设计的重要

  2. 本文我们主要来讨论一下基于FPGA的跨时钟域信号处理同步设计的重要，希望能对你的学习有所帮助。

  3. 所属分类：其它

    • 发布日期：2020-08-12
    • 文件大小：178176
    • 提供者：weixin_38540782

  1. 基于FPGA的跨时钟域信号处理——专用握手信号

  2. 在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：159744
    • 提供者：weixin_38733733

  1. 基于FPGA的块存储器资源功能验证及实现

  2. 可编程逻辑阵列由于具备片内资源丰富、灵活、可重构等特点在数字信号处理、硬件加速及芯片原型验证中具有广泛的应用。块存储器作为可编程逻辑阵列中的重要片内资源，具备高速及大容量的特点。为了解决高速块存储资源功能验证时序约束要求高等不足，设计了采用跨时钟域的高速块存储器资源功能验证方法，并基于可编程逻辑阵列进行了功能仿真验证。实验结果表明，该方法能够满足640 MHz的高速块存储器资源验证需求，并且具备模块化的特点，能够方便地对大容量块存储器资源进行测试验证。

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：456704
    • 提供者：weixin_38715721

  1. 基于FPGA的LCoS驱动和图像处理系统

  2. 针对分辨率为1024×768的LCoS屏编写了Verilog HDL驱动代码，在quartusⅡ9.1平台上综合编译，并在Altera的FPGA芯片EP3C5E14 4C8上进行了功能验证和实际输出信号测量。采用异步FIFO结构解决了跨异步时钟域的数据传输问题。嵌入FFT IP核后，可进一步对图像进行基于FFT的变换处理，分析图像的频谱。为计算全息3D图像处理及显示提供了硬件平台。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：219136
    • 提供者：weixin_38563525

  1. 基于FPGA的跨时钟域信号处理——同步设计的重要

  2. 上次提出了一个处于异步时钟域的MCU与FPGA直接通信的实现方式，其实在这之前，特权同学想列举一个异步时钟域中出现的很典型的问题。也就是要用一个反例来说明没有足够重视异步通信会给整个设计带来什么样的危害。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：191488
    • 提供者：weixin_38500948

  1. 基于FPGA的跨时钟域信号处理——专用握手信号

  2. 在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：161792
    • 提供者：weixin_38499950

  1. 跨时钟域信号处理中同步通信的设计的重要性及解决方法

  2. 上次提出了一个处于异步时钟域的MCU与FPGA直接通信的实现方式，其实在这之前，特权同学想列举一个异步时钟域中出现的很典型的问题。也就是要用一个反例来说明没有足够重视异步通信会给整个设计带来什么样的危害。 　　特权同学要举的这个反例是真真切切的在某个项目上发生过的，很具有代表性。它不仅会涉及使用组合逻辑和时序逻辑在异步通信中的优劣、而且能把亚稳态的危害活生生的展现在你面前。 　　从这个模块要实现的功能说起吧，如图1所示，实现的功能其实很简单的，就是一个频率计，只不过FPGA除了脉冲采集进行计

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：158720
    • 提供者：weixin_38645373