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  1. V6 fpga LVDS传输

  2. The Virtex®-6 FPGA SelectIO™ technology can perform 4X asynchronous oversampling at 1.25 Gb/s. The oversampling is accomplished using the ISERDESE1 primitive through the mixed-mode clock manager (MMCM) dedicated performance path. The ISERDESE1 is lo
  3. 所属分类:硬件开发

    • 发布日期:2012-05-04
    • 文件大小:1048576
    • 提供者:hit0001
  1. SERDES、MMCM及时钟资源使用笔记.docx

  2. 学习serdes过程中遇到一些问题,所以看了一些文档和论坛的帖子,做了点记录,希望有所帮助。
  3. 所属分类:硬件开发

    • 发布日期:2016-01-05
    • 文件大小:398336
    • 提供者:yinyeyy
  1. k7 SRIO参考例程

  2. Core name: Xilinx LogiCORE Serial RapidIO Version: 5.5 Release Date: April 19, 2010 ================================================================================ This document contains the following sections: 1. Introduction 2. New Features 3. Su
  3. 所属分类:硬件开发

    • 发布日期:2018-07-27
    • 文件大小:433152
    • 提供者:cleve_mfr
  1. Xilinx PLL 任意时钟输出程序

  2. Xilinx Kintex 器件 MMCM IPcore设计任意时钟输出,含仿真和设计说明,可直接移植和工程应用
  3. 所属分类:其它

    • 发布日期:2018-09-27
    • 文件大小:721920
    • 提供者:kammy0112
  1. 如何正确使用FPGA的时钟资源.pdf

  2. 把握DCM、PLL、PMCD和MMCM知识是稳健可靠的时钟设计策略的基础。赛灵思在其FPGA中提供了丰富的时钟资源,大多数设计人员在他们的
  3. 所属分类:其它

    • 发布日期:2019-09-05
    • 文件大小:429056
    • 提供者:weixin_38744153
  1. EES303 e-elements.pdf

  2. Artix-7核心板是依元素科技有限公司(E-elements)基于最新的Artix-7 FPGA研发的面向学生竞赛的数字电 路开发平台。该平台提供了可靠的基础配置,节约了开发时间,丰富的扩展接口也保证了学生在创新设计 上的需要。Contents 1目录 1.11概述 122板卡供电 1.33时钟和复位 144FPGA配置 1.55通用IO接口 1.66USB-UART/JTAG接口 1.77SRAM接口 6 188PMOD接口 ··.· 7 1.99FX8接口 1.1010EES353(底板)
  3. 所属分类:硬件开发

    • 发布日期:2019-08-31
    • 文件大小:3145728
    • 提供者:qq_42560911
  1. 利用MMCM实现多芯片相位对齐的串行收发器纠偏方法

  2. 在一些特定的应用场景下,需要支持单板内多芯片串行收发器纠偏。要求各接收/发送机输入/出的数据相位差很小,比如250pS。为了达到该技术指标要求,必须使用多通道相位对齐技术、输入输出FIFO旁路技术。通常的相位对齐技术由于引入了Delay_Aligner,会带来2~4nS的相位不确定,不能满足系统指标要求。
  3. 所属分类:其它

    • 发布日期:2020-07-13
    • 文件大小:121856
    • 提供者:weixin_38623000
  1. 如何正确使用FPGA的时钟资源

  2. 对FPGA设计新手来说,什么时候用DCM、PLL、PMCD和MMCM四大类型中的哪一种,让他们颇为困惑。下面让我们深入了解一下这些时钟资源。
  3. 所属分类:其它

    • 发布日期:2020-08-07
    • 文件大小:502784
    • 提供者:weixin_38560797