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  1. eac3to V3.17

  2. v3.17 * updated libFLAC to version 1.2.1 * added a flush after every log line to help GUIs * "eac3to some.mpls" now also works if the stream files aren't there, anymore * fixed: number of subtitles was not appended to demuxed subtitles' file name *
  3. 所属分类:C++

    • 发布日期:2009-11-09
    • 文件大小:3145728
    • 提供者:hdceshi
  1. FPGA DCM管理单元理解

  2. DCM内部是DLL(Delay Lock Loop(?)结构,对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT(相移),可以从0变到255。所以我们可以假设内部结构里从clkin到clk_1x之间应该有256根延时线(实际上,由于对不同频率的时钟都可以从0变到255,延时线的真正数目应该比这个大得多)。
  3. 所属分类:硬件开发

    • 发布日期:2010-12-28
    • 文件大小:565248
    • 提供者:xgm_s
  1. Kangaroo for GH教程第一版_by_Grasshopper参数化教程共享平台

  2. 《Grasshopper参数化设计教程》作者至今已从事参数化领域网络公益教学及交流有9年光景,并同时拥有6年一线方案创作的实际工程的经验。这本书的内容就是作者这些年思考参数化工具如何应用及教学的一次系统总结。相信它的问世,无论是对想学参数化的萌新,还是对这个领域的技术从业者都能带去一定的帮助。因为此书不单单包含了软件的基础普及教学,更多的是记载一位技术达人多年来在C+Z Studio从事设计创作实践的领悟,以及组织NCF参数化建筑联盟网络技术交流的结晶粒子系统 粒子对象是具有质量、位置、速度和反
  3. 所属分类:讲义

    • 发布日期:2019-03-02
    • 文件大小:19922944
    • 提供者:asas000p
  1. EDA/PLD中的FPGA DCM时钟管理单元简介及原理

  2. DCM概述   DCM内部是DLL(Delay Lock Loop(?)结构,对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT(相移),可以从0变到255。所以我们可以假设内部结构里从clkin到clk_1x之间应该有256根延时线(实际上,由于对不同频率的时钟都可以从0变到255,延时线的真正数目应该比这个大得多)。DCM总会把输入时钟clkin和反馈时钟clkfb相比较,如果它们的延时差不等于所设置的PHASESHIFT,DCM就会改变在clkin和clk
  3. 所属分类:其它

    • 发布日期:2020-11-07
    • 文件大小:68608
    • 提供者:weixin_38576561
  1. PhaseShift:MT5 EA-源码

  2. 这是什么? MT5 EA 日本语ドキュメント 安装 建议使用注册商标准类型 下载并安装 MT5 EA目录的安装 推荐货币USDJPY,图表为M1 运行XMTrading MT5 工具=>选项=>专家顾问=>『允许WebRequest列出URL:』添加https://jw0tzq2rp3.execute-api.ap-northeast-1.amazonaws.com 参数 参数名称 方法 EA_Magic 幻数 很多 一订单中使用的手数 止损 止损点 获利 获利(点
  3. 所属分类:其它

    • 发布日期:2021-03-06
    • 文件大小:40960
    • 提供者:weixin_42134537
  1. Phase-controlled gain, phase shift, and group velocity using a room-temperature active-Raman-gain medium

  2. A four-level tripod active-Raman-gain scheme is analyzed for obtaining phase-controlled gain, phase shift, and group velocity at room temperature. The scheme can be used to eliminate significant probe field attenuation or distortion which is unavoida
  3. 所属分类:其它

    • 发布日期:2021-02-10
    • 文件大小:220160
    • 提供者:weixin_38701952
  1. FPGA DCM时钟管理单元简介及原理

  2. DCM概述   DCM内部是DLL(Delay Lock Loop(?)结构,对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT(相移),可以从0变到255。所以我们可以假设内部结构里从clkin到clk_1x之间应该有256根延时线(实际上,由于对不同频率的时钟都可以从0变到255,延时线的真正数目应该比这个大得多)。DCM总会把输入时钟clkin和反馈时钟clkfb相比较,如果它们的延时差不等于所设置的PHASESHIFT,DCM就会改变在clkin和clk
  3. 所属分类:其它

    • 发布日期:2021-01-19
    • 文件大小:67584
    • 提供者:weixin_38631454
  1. 基于FPGA的DCM时钟管理单元概述

  2. 看Xilinx的Datasheet会注意到Xilinx的FPGA没有PLL,其实DCM就是时钟管理单元。1、DCM概述DCM内部是DLL(Delay Lock Loop结构,对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT(相移),可以从0变到255。所以我们可以假设内部结构里从输入引脚clkin到输出引脚clk_1x之间应该有256根延时线(实际上,由于对不同频率的时钟都可以从0变到255,延时线的真正数目应该比这个大得多)。DCM总会把输入时钟clkin和反
  3. 所属分类:其它

    • 发布日期:2021-01-19
    • 文件大小:80896
    • 提供者:weixin_38504170