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搜索资源列表

  1. FPGA内全数字延时锁相环的设计

  2. 现场可编程门阵YSJ(FPGA)的发展已经有二十多年，从最初的1200门发展到了 目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、 消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟 偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟， 减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其 各自又分为数字设计和模拟设计。虽然用模拟的方法实

  3. 所属分类：硬件开发

    • 发布日期：2018-01-10
    • 文件大小：2097152
    • 提供者：drjiachen

  1. AM335Bootload流程分析.pdf

  2. AM335Bootload流程分析，描述了uboot的启动过程和主要函数的调用过程根据am335X的芯片技术手册,获取图三,此图为芯片上电时序要求。满足该要求方法有: 可以选用特定的PMC,乜可以使用分离电源芯片,但必须严格要求上电时序。而PMC在设计上 简单,可参考T的电源芯片设计。 Figure 26-2 Public ROM Code Boot Procedure From public startup Dead loop in public VDDS RTC Set up the boo

  3. 所属分类：嵌入式

    • 发布日期：2019-10-31
    • 文件大小：839680
    • 提供者：qq_36310253

  1. STM32L4 系列硬件开发入门.pdf

  2. 里面有如何设计 基本电路，注意事项，对于硬件工程师非常有参考价值AN4555 目录 3.6LS|时钟 30 3了7系统时钟( SYSCLK)选择 30 自举配置 31 4.1物理重映射 32 4.2嵌入式自举程序 32 4.3BOOT0引脚连接 32 5 调试管理 33 5.1前言 33 52SWJ调试端|(JTAG和串行线) 33 5.3引脚排列和调试端口引胨 34 53.1SWJ调试端口引脚 ...34 532灵活的 SWJ-DP引脚分配 34 533JTAG引脚上的内部上拉和下拉电阻 ..

  3. 所属分类：C

    • 发布日期：2019-10-31
    • 文件大小：943104
    • 提供者：vowping

  1. 再谈USB3.0-测试关键技术.pdf

  2. 笔者这篇文章将总结 USB3.0 的测试方案，归纳 USB3.0 发射并重点介绍接收测试的一些关键技术和原理，比如 USB 3.0 的一致性通道、抖动传递函数、接收端的均衡技术、接收端抖动一致性和容忍度测试的原理、如何进入环回、如何进行 SER（误符号率）测试、以及一些实际测试中的常见问题，与读者分享。致性通道(comp| iance channels) 为了更好的模拟实际的USB3.0拓扑,及反映真实最极端情况下USB3.0的电 气性能,规范根据典型的走线长度和最长的电缆长度,定义了几种不同的

  3. 所属分类：硬件开发

    • 发布日期：2019-10-07
    • 文件大小：1048576
    • 提供者：lb522403323

  1. 基于LPC2377 LPC2378的嵌入式工业控制系统硬件设计指南.pdf

  2. 基于LPC2377 LPC2378的嵌入式工业控制系统硬件设计指南pdf,基于LPC2377 LPC2378的嵌入式工业控制系统硬件设计指南州致远电子有限公司 嵌入式工业控制模块 销售与服务网络(一) 广州周立功单片机发展有限公司 地址:广州市天河北路689号光大银行大厦12楼F4邮编:510630 电话:(0203873091638730917387309723873097638730977 传真:(020)38730925 网址:www.zlgmcu.com 广州专卖店 南京周立功 地址:广

  3. 所属分类：其它

    • 发布日期：2019-09-14
    • 文件大小：1048576
    • 提供者：weixin_38743506

  1. FPGA自学笔记——设计与验证VIP版.pdf

  2. 开始有计划写这本书的时候， Altera 还叫 Altera， 还没有加入 Intel 的大家庭， Xilinx 的 ZYNQ 也才刚刚开始有人探索， Altera 大学计划第一次将亚洲创新大赛由传统的 SOPC 大赛 换成了 SOC 大赛，软核变硬核，性能翻几番。 那个时候，能出一本认认真真讲 FPGA 设计的 书， 会得到非常高的评价。 而我，则由于工作变动， 中间拖沓了半年，当半年后再来准备动 笔时，才恍然领悟到， Altera 即将成为 Intel 的可编程事业部， 基于嵌入式硬核的 S

  3. 所属分类：硬件开发

    • 发布日期：2019-09-03
    • 文件大小：16777216
    • 提供者：qq_30307853

  1. FPGA入门教程.pdf

  2. 1、数字电路设计入门 2、FPGA简介 3、FPGA开发流程 4、RTL设计 5、Quartus II 设计实例 6、ModelSim和Testbench112时序逻辑电路 时序逻辑电路由时钟的上升沿或下降沿驱动工作,其实真正被时钟沿驱动的是电路中的 触发器( Register),也称为寄存器。触发器的工作原理和参数如下图 Register的原理和参数 T DQ Clk Clk old tsu:建立时间,在时钟有效沿到来之前触发器数据输入应保持稳定的时间,如果建立时 间不够,数据将不能在这个时钟

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：6291456
    • 提供者：smart_devil

  1. 基础电子中的系统时钟发生器设计抉择：PLL合成器与晶振时钟性能比较

  2. 现今非常复杂的系统设计可能需要分配几个逻辑标准和几个频率的时钟信号复本。时钟的多个复本可能需要一个扇出缓存用于分配。时钟的频率乘数可能需要一个PLL合成器。所有这些要求可以结合在一个有挑战性的时钟树型设计中。 　　电子系统要求可靠精确的定时参考——系统时钟，本文研究并比较了两种系统时钟，晶振和锁相环（PLL）合成器。系统主时钟的产生和分配至少要求一个振荡源驱动一个增益放大器，转换成标准逻辑电平，以及一个时钟分配网络。最常见的两种振荡源是晶振时钟模块和锁相环（PLL）合成器时钟。复杂的系统时钟包

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：97280
    • 提供者：weixin_38691194

  1. EDA/PLD中的输入引脚的建立和保持时间要求

  2. 首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如IDELAY和DCM等。 　　图1 包含数据和时钟路径的输入电路的例子 　　建立时间（Setup）的要求是对FPGA输入引脚的要求，它代表时钟和数据之间在引脚上的关系。“正”的建立时间要求表示数据必须在时钟到达FPGA引脚之前到达FPGA；“负”的建立时间要求表示数据可以在时钟到达FPGA引脚之后到达FPGA。在时钟路径中使用DOM

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：123904
    • 提供者：weixin_38625442

  1. EDA/PLD中的基于FPGA的SoftSerdes设计与实现

  2. 0引言       在高速源同步应用中，时钟数据恢复是基本的方法。最普遍的时钟恢复方法是利用数字时钟模块(DCM、)产生的多相位时钟对输入的数据进行过采样。但是由于DCM的固有抖动，在频率很高时，利用DCM作为一种数据恢复的方法并不一定合适。DCM的这种附加抖动会引起数据有效窗口的相应减小，这样就会限制高速电路的性能。常用的串行I／O技术需要时钟数据恢复(CDR)技术，而CDR技术需要模拟的PLL，其局限性是低噪声容限、高功率损耗及严格的PCB布局布线要求。基于对上述缺点的考虑，本文介绍了一

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：87040
    • 提供者：weixin_38699726

  1. 万能时钟发生器板的设计

  2. 本文描述了一个精密时钟发生器电路板的设计，该设计可在一些电信或数据通信专门实验室测试工作中用作波形发生器。该时钟发生器输出一组固定频率的时钟，使用一个外部同步时钟参考作为输入。 设计的核心是U1，即ZL30407光同步网络/同步数字系列(Sonet/SDH)网络元件PLL(见图1)。ZL30407将产生一组同步到20MHz输入主时钟的SONET和PDH时钟。当与Stratum 3或更高质量的主时钟耦合时，其输出将满足Stratum 3E漂移精度要求。 ZL30407可通过DIP开关配置为运行于硬

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：55296
    • 提供者：weixin_38633897

  1. 基于FPGA的SoftSerdes设计与实现

  2. 0引言       在高速源同步应用中，时钟数据恢复是基本的方法。普遍的时钟恢复方法是利用数字时钟模块(DCM、)产生的多相位时钟对输入的数据进行过采样。但是由于DCM的固有抖动，在频率很高时，利用DCM作为一种数据恢复的方法并不一定合适。DCM的这种附加抖动会引起数据有效窗口的相应减小，这样就会限制高速电路的性能。常用的串行I／O技术需要时钟数据恢复(CDR)技术，而CDR技术需要模拟的PLL，其局限性是低噪声容限、高功率损耗及严格的PCB布局布线要求。基于对上述缺点的考虑，本文介绍了一种

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：86016
    • 提供者：weixin_38748555

  1. 输入引脚的建立和保持时间要求

  2. 首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如IDELAY和DCM等。 　　图1 包含数据和时钟路径的输入电路的例子 　　建立时间（Setup）的要求是对FPGA输入引脚的要求，它代表时钟和数据之间在引脚上的关系。“正”的建立时间要求表示数据必须在时钟到达FPGA引脚之前到达FPGA；“负”的建立时间要求表示数据可以在时钟到达FPGA引脚之后到达FPGA。在时钟路径中使用DOM

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：180224
    • 提供者：weixin_38614377

  1. LDO基础知识：电源抑制比

  2. 低压差线性稳压器（LDO）的优点之一是它们能够衰减开关模式电源产生的电压纹波。这对锁相环（PLL）和时钟等信号调节器件在内的数据转换器尤为重要，因为噪声电源电压会影响性能。我的同事Xavier Ramus在博客中介绍了噪音对信号调节设备的不利影响：减少高速信号链电源问题。然而，电源抑制比（PSRR）仍然通常被误认为单一的静态值。在这篇文章中，我将尝试说明什么是PSRR以及影响它的变量有哪些。 　　什么是PSRR？ 　　PSRR是许多LDO数据手册中的公共技术要求。它规定了某个频率的AC元件从

  3. 所属分类：其它

    • 发布日期：2021-01-12
    • 文件大小：185344
    • 提供者：weixin_38680764