描述 python程序获取一个描述状态机的配置文件，并为其生成源文件和verilog测试平台文件。 输入状态机配置 在出样本输入状态机文件 输入测试文件名 检查样本输入测试文件 怎么跑 Verilog源文件生成—要生成源文件module是module的名称以及生成的Verilog文件 ./main.py -s sm_conf -m module_name 使用IVerilog进行编译—使用icarus verilog编译verilog文件修改testbench文件tb.v以更新模块DUT名称，