riscv boom design spec, 很值得研读，cpu设计的文档。

伯克利乱序执行RISC-V处理器（The Berkeley Out-of-Order RISC-V Processor）。 riscv-boom 是用Chisel硬件构造语言编写的RV64G RISC-V超标量Berkeley乱序机（BOOM）的源存储库。 BOOM是一个可合成的核心，目标ASIC过程。 它可以在FPGA（zc706上为50 MHz）上运行，但是将其优化为FPGA软核是一个非目标。 RISC-V BOOM(45nm)与ARM Cortex A9(40nm)在台积电(TSMC)的

risc-boom的介绍，对了解risc-v有很好的帮助,需要的可以下载下来看看,希望可以帮到大家了，谢谢啦.

伯克利故障RISC-V处理器 伯克利乱序机器（BOOM）是用硬件构造语言编写的可合成且可参数化的开源RV64GC RISC-V内核。 由加州大学伯克利分校的小组创建，其重点是为创建高性能，可综合和可参数化的核心。 当前版本的BOOM微体系结构（ ）与商业高性能乱序内核在性能上具有竞争力，达到6.2 CoreMarks / MHz。 特征 繁荣 伊萨 RISC-V（RV64GC） 可综合 √ 现场可编程门阵列 √ 参数化 √ IEEE 754浮点 √ 原子学 √ 快取 √ 虚拟