一款灵活、交互式的时域分析和图示工具。适用于数字集成电路和印刷电路板设计。 Forte Design Systems公司的Chronology部门发布了新版本的TimingDesigner交互式时序分析和图表工具，以增强其项目管理和时序接口设计功能。 TimingDesigner新的项目管理器简化了时序信息交换，使用户能更有效地管理高性能接口的规范和分析，实现数字IC和电路板设计工作。该工具现在已允许用户在同一个项目内排列多个图表组元。组元和模块可以在单个树状结构中排列并显示，在项目图表中还提
前言 make 这个工具自上个世纪 70 年代 Stuart Feldman 在贝尔实验室开发出以来，就一直是类 UNIX 程序员的最爱之一。通过检查文件的修改时间，make 工具可以知道编译目标文件所要依赖的其他文件。在复杂的项目中，如果只有少数几个文件修改过，make 工具知道仅仅需要对哪些文件重新编译就可以确保目标程序被正确的编译链接。这样做的好处就是在编译中，不仅可以节省大量的重复输入，还可以确保程序可以被正确的链接，缩短编译的时间。虽然如此，但是为 make 工具编写建造规则却不是一
