一个用verilog语言写的万年历程序，包括源文件和测试用的testbentch文件

本文档详细介绍了如何用verilog或vhdl编写实用的测试文件，并举例说明

timescale 1ns 1ps this is testbentch of 12bits ad module tb adv; Inputs reg [11:0] datain b; reg clk; reg rst; reg cnt; reg carry ; integer k i file file1 ; reg [2:0] count; Outputs wire [11:0] dataout ; Instantiate the Unit Under Test UUT ad uut da