注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. VERILOG基础 夏宇闻

  2. VERILOG 基础 夏宇闻 入门经典 初级 中级 提高 篇

  3. 所属分类：专业指导

    • 发布日期：2009-11-08
    • 文件大小：25165824
    • 提供者：sdf34de

  1. verilog 分频器

  2. 有二，三，六，十一等分频，超详细。。。。。。。。。。

  3. 所属分类：专业指导

    • 发布日期：2010-05-08
    • 文件大小：92160
    • 提供者：ably13

  1. 异步fifo设计verilog源代码

  2. 这是一个异步FIFO的完全代码实现的modelsim工程，并附有参考论文。 仅作为参考，当然其中也有很多不足，希望批评指教，相互学习。

  3. 所属分类：制造

    • 发布日期：2011-07-15
    • 文件大小：4194304
    • 提供者：sunlei017

  1. verilog-A 教程

  2. verilg a教程，适合初学.适合模型工作者的语言，下下来看看。

  3. 所属分类：电信

    • 发布日期：2012-06-07
    • 文件大小：271360
    • 提供者：lvkaihit

  1. 以太网VERILOG程序

  2. 基于XILINX嵌入式硬核的VERILG EXAMPLE,包含TESTBENCH的MODELSIM仿真程序

  3. 所属分类：其它

    • 发布日期：2013-02-19
    • 文件大小：61440
    • 提供者：cclwlm1

  1. yuv转化为rgb的verilog代码

  2. 通过verilg实现YUV信号和RGB信号的转化，代码在任何FPGA器件上都是可以通用的。 output [7:0] r, g, b; input [8:0] ycont_bri, u_sat, v_sat; input href_pre_shp, PAL; input out_enb; input inter_en; input pixclk, rstn;

  3. 所属分类：硬件开发

    • 发布日期：2013-08-28
    • 文件大小：4096
    • 提供者：xuanmu424

  1. Quatus课程设计花式流水灯

  2. 加入了verilg HDL 时钟分频模块，将50M赫兹脉冲分为1HZ，设备使用的是,MAX2，12管脚作为晶振时钟输入，1到8为小灯输出，低电平点亮，用户可根据自己需求更改。电路有两个194，两个160，一个04

  3. 所属分类：硬件开发

    • 发布日期：2020-07-03
    • 文件大小：359424
    • 提供者：weixin_45049759

  1. hdl_checker：重新利用现有的HDL工具以帮助编写更好的代码-源码

  2. HDL检查器 HDL Checker是一种语言服务器，其中包装了VHDL / Verilg / SystemVerilog工具，旨在减少设置所需的样板代码。 它支持或自定义HTTP接口； 除了可以计算出混合语言依赖性，编译顺序，解释一些编译器消息并提供一些（有限的）静态检查之外，还可以推断出可能属于库的VHDL文件。 安装 pip install hdl-checker --upgrade 要么 pip install hdl-checker --user --upgrade 注意：确保可

  3. 所属分类：其它

    • 发布日期：2021-02-02
    • 文件大小：222208
    • 提供者：weixin_42097208