注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. Verilog HDL程序设计与实践--云创工作室编著

  2. 有点大，分为两部分（上和下），还有一个超星阅读器 第1章　EDA设计与Verilog　HDL语言概述 　　1.1　EDA设计概述 　　1.1.1　EDA技术简介 　　1.1.2　EDA与传统电子系统设计方法 　　1.1.3　可编程逻辑器件对EDA技术的要求 　　1.2　Verilog　HDL语言简介 　　1.2.1　硬件描述语言说明 　　1.2.2　Verilog　HDL语言的历史 　　1.2.3　Verilog　HDL语言的能力 　　1.2.4　Verilog　HDL和VHDL语言的比较 　

  3. 所属分类：嵌入式

    • 发布日期：2009-08-04
    • 文件大小：14680064
    • 提供者：kygreen

  1. verilog hdl synthesis a practical primer(chap1-2)

  2. 可综合的verilog编程，可以清楚的了解不同的语句对应综合出来的电路结构，能更深入的理解电路设计的方法。

  3. 所属分类：专业指导

    • 发布日期：2009-09-11
    • 文件大小：2097152
    • 提供者：dandanlinjiang

  1. verilog hdl synthesis a practical primer(last)

  2. 介绍可综合的verilog编程，可以了解不同的语句对应的不同的电路结构，可以更深入的理解电路设计的方法

  3. 所属分类：专业指导

    • 发布日期：2009-09-11
    • 文件大小：2097152
    • 提供者：dandanlinjiang

  1. Verilog_HDL教程

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2009-12-21
    • 文件大小：4194304
    • 提供者：yanlihui13579

  1. verilog综合设计

  2. 所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法。由于Verilog HDL(Verilog HardwareDescrip t ion L anguage) 本身的特点, 许多面向仿真的语句虽符合语法规则却是不能综合的, 这在设计中必须加以避免. 同时讨论了如何写出Verilog HDL 可综合风格的RTL (Register Transfer Level) 级语言描述的程序。

  3. 所属分类：嵌入式

    • 发布日期：2010-03-21
    • 文件大小：360448
    • 提供者：zhoupei6822510

  1. Verilog HDL程序设计教程

  2. Verilog HDL程序设计教程。 全面介绍Verilog HDL语句、语法、词法，可综合程序的编写，仿真程序的编写等。。。

  3. 所属分类：嵌入式

    • 发布日期：2010-03-22
    • 文件大小：11534336
    • 提供者：bbn0209

  1. Verilog_HDL经典教程实用手册

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2011-06-02
    • 文件大小：4194304
    • 提供者：heirfr

  1. verilog 不可综合语句 总结 汇总（转）

  2. verilog 不可综合语句 总结 包括了可综合和不可综合的结构

  3. 所属分类：嵌入式

    • 发布日期：2012-03-06
    • 文件大小：912384
    • 提供者：baoyi2009

  1. Verilog_HDL教程.pdf

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2012-03-12
    • 文件大小：4194304
    • 提供者：lzj1987

  1. Verilog可综合与不可综合语句汇总

  2. Verilog可综合与不可综合语句汇总,讲得挺透彻的，值得一看

  3. 所属分类：硬件开发

    • 发布日期：2013-04-17
    • 文件大小：301056
    • 提供者：lmldc611

  1. Verilog求最大公约数

  2. 用Verilog编写的求两个数的最大公约数，此为完整的工程文件，是可综合的，注意while语句在Verilog中是不可综合的！

  3. 所属分类：嵌入式

    • 发布日期：2013-04-23
    • 文件大小：129024
    • 提供者：u010420969

  1. vhdl教程 挺好的资源

  2. vhdl学习资料，大家喜欢就看看吧VHDL培训教程 第一讲、VHDL简介及其结构 第二讲、VHDL中的对象、操作符、数据类型 第三讲、VHDL中的控制语句及模块 第四讲、状态机的设计VHDL培训教程 欢迎参加VHDL培训 浙江大学电子信息技术研究所 电子设计自动化(EDA)培训中心 编写:王勇 TEL:7951949或7951712 EMAIL:wangy@isee.zju.edu.cn第一讲、VHDL简介及其结构 • 通过本课的学习您可以了解以下几点 1、VHDL 的基本概念 2、VHDL的

  3. 所属分类：C

    • 发布日期：2008-10-27
    • 文件大小：490496
    • 提供者：ylw51100

  1. Verilog HDL程序设计教程_王金明

  2. 本书对Verilog HDL程序设计作了系统全面的介绍，以可综合的设计为重点，同时对仿真和模拟也作了深入的阐述。 本书以Verilog-1995标准为基础，全面介绍了Verilog HDL的词法、语法、语句，可综合程序的编写，仿真程序的编写，一般数字逻辑的实现，复杂逻辑和算法的实现等，讨论了设计中的方法与技巧，并以大量经过验证的设计实例为依据，深入浅出地阐述了Verilog程序开发所涉及的各个方面。对Verilog-2001的新增语法结构也作了介绍。 着眼于实用是本书的出发点，由于HDL语言的

  3. 所属分类：嵌入式

    • 发布日期：2009-02-22
    • 文件大小：10485760
    • 提供者：lishisen5168

  1. verilog硬件语义

  2. 就是说明了verilog中那些语句是可综合的，以及每一条语句对应的电路。

  3. 所属分类：专业指导

    • 发布日期：2007-07-18
    • 文件大小：506880
    • 提供者：hzm0421

  1. 王金明 Verilog HDL

  2. 王金明 Verilog HDL程序设计教程，本书对VerilogHDL进行详细讲解，语法语句可综合等.......

  3. 所属分类：硬件开发

    • 发布日期：2018-05-17
    • 文件大小：10485760
    • 提供者：qq_36215315

  1. Verilog HDL过程语句.ppt

  2. verilog过程语句说明，使用方法，以及常见误区与易错点，Verilog学习中一定要注意是否为可综合语言，测试语言与设计语言的语法和设计风格

  3. 所属分类：电信

    • 发布日期：2020-05-06
    • 文件大小：1048576
    • 提供者：loading_up

  1. verilog代码风格VerilogCodingStyle

  2. verilog代码风格VerilogCodingStyle目录 Verilog hdl程序风格指导 目录 1.引言. 般的指导方针 命名规则 注释 格式 ·· 有限状态机实现风格 文件和目录结构 13444566777 3.逻辑实现.. 设计方法 组合逻辑… 时序逻辑 4. Verilog结构 赋值 always块 ······:4·····.·····.+·::·:···+·4··· ..···· 语句 if-then-else语句 端口声明 13 函数( function)和任务(task)

  3. 所属分类：硬件开发

    • 发布日期：2019-09-02
    • 文件大小：477184
    • 提供者：drjiachen

  1. verilog 不可综合语句

  2. 基础知识：verilog 不可综合语句；建立可综合模型的原则。

  3. 所属分类：其它

    • 发布日期：2020-08-04
    • 文件大小：56320
    • 提供者：weixin_38663113

  1. FPGA设计中可综合的语法子集

  2. 可综合的语法是verilog可用语法里很小的一个子集，硬件设计的精髓就是力求用最简单的语句描述最复杂的硬件，这也正是硬件描述语言的本质。对于做RTL级设计来说，掌握好这些基本语法是很重要。

  3. 所属分类：其它

    • 发布日期：2020-08-04
    • 文件大小：53248
    • 提供者：weixin_38715097

  1. verilog 可综合语句总结

  2. 要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：（1）不使用initial （2）不使用#10（3）不使用循环次数不确定的循环语句，如forever、while等 （4）不使用用户自定义原语（UDP元件）...等等。

  3. 所属分类：其它

    • 发布日期：2020-08-15
    • 文件大小：55296
    • 提供者：weixin_38627769
« 12 »