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  1. verilog实现的UART(带中断、奇偶校验、帧错误)

  2. input wire clk, //50MHz input wire rst_n, input wire rx_in, //串行输入

  3. 所属分类：其它

    • 发布日期：2020-08-26
    • 文件大小：52224
    • 提供者：weixin_38704565