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  1. Verilog HDL硬件描述语言.rar

  2. www.bestlinux.cn西安万达嵌入式 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15

  3. 所属分类：C++

    • 发布日期：2009-05-06
    • 文件大小：4194304
    • 提供者：qiang215510171

  1. Verilog教程（PDF格式）

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi

  3. 所属分类：C++

    • 发布日期：2009-05-11
    • 文件大小：3145728
    • 提供者：xiongyanping

  1. Verilog 教程

  2. 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15

  3. 所属分类：C++

    • 发布日期：2009-07-06
    • 文件大小：3145728
    • 提供者：wanghanding1988

  1. 很好的verilog hdl 教程

  2. 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15

  3. 所属分类：C++

    • 发布日期：2009-08-03
    • 文件大小：3145728
    • 提供者：brucehust

  1. verilog pdf

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi

  3. 所属分类：C++

    • 发布日期：2009-08-20
    • 文件大小：4194304
    • 提供者：renesas2

  1. Verilog HDL硬件描述语言.rar

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi

  3. 所属分类：C++

    • 发布日期：2009-09-15
    • 文件大小：3145728
    • 提供者：wsedwsed

  1. verilog hdl FPGA硬件描述语言

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `defin

  3. 所属分类：C++

    • 发布日期：2010-04-14
    • 文件大小：88064
    • 提供者：yangxujunboy

  1. verilog 数值比较器，加法器等

  2. 在做verilog四位数值比较器的时候无意之中找到一篇好文章，里面不仅有四位数值比较器的函数还有加法器以及verilog的相关指导。供有兴趣的人士参考

  3. 所属分类：专业指导

    • 发布日期：2010-04-30
    • 文件大小：484352
    • 提供者：tonypeng030409

  1. 非常全面的Verilog教程

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `defin

  3. 所属分类：C++

    • 发布日期：2010-05-16
    • 文件大小：4194304
    • 提供者：flyawayboy

  1. verilog语言PDF教程

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `defin

  3. 所属分类：C++

    • 发布日期：2010-05-28
    • 文件大小：4194304
    • 提供者：xsz88

  1. Verilog HDL入门(第3版)

  2. 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15

  3. 所属分类：C++

    • 发布日期：2010-06-26
    • 文件大小：10485760
    • 提供者：chen202052428

  1. Verilog-HDL入门

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `defin

  3. 所属分类：C++

    • 发布日期：2010-07-15
    • 文件大小：3145728
    • 提供者：lilongxing

  1. verilog比较器

  2. 在使用脉宽调制时需要做一个比较器，这是一个全数字话的模块

  3. 所属分类：专业指导

    • 发布日期：2010-09-13
    • 文件大小：2048
    • 提供者：lijunaisgl

  1. verilog编写的四位比较器

  2. verilog编写的四位比较器，编程环境是xilinx ise10.1.

  3. 所属分类：硬件开发

    • 发布日期：2010-10-16
    • 文件大小：330752
    • 提供者：woaimid

  1. verilog 两位比较器

  2. 比较两个输入数字的大小，用verilog实现

  3. 所属分类：硬件开发

  1. verilog4位比较器

  2. 4位比较器，使用verilog语言实现，使用方便。

  3. 所属分类：其它

    • 发布日期：2012-08-15
    • 文件大小：135168
    • 提供者：xinghai5000

  1. verilog比较器

  2. 　　　设计一个带功能选择的字节（8位）的比较器（compare.v）。 　　　 　　　说明：比较两个字节的大小，选择控制位为sel[1:0]要求在sel的控制下： 　　　1）当 sel=00时如a[7:0]大于b[7:0]，则输出高电平，否则输出低电平； 　　　2）当sel=01时如a[7:0]小于b[7:0]，则输出高电平，否则输出低电平； 　　　3）当sel=01时如a[7:0]等于b[7:0]，则输出高电平，否则输出低电平；

  3. 所属分类：软件测试

    • 发布日期：2013-06-27
    • 文件大小：83968
    • 提供者：u010313633

  1. JK触发器，D触发器，比较器 verilog

  2. verilog编写的关于JK触发器D触发器和比较器的源程序模块和测试程序模块

  3. 所属分类：软件测试

    • 发布日期：2013-11-28
    • 文件大小：2048
    • 提供者：u010281010

  1. 八位比较器 代码+仿真

  2. 八位比较器 代码，仿真。。。。。。。。。。。。。。。。。。。。。。

  3. 所属分类：其它

    • 发布日期：2017-11-08
    • 文件大小：43008
    • 提供者：qq_38982498

  1. 八位全加器行为模块之vhdl与verilog比较

  2. verilog代码，非常简单；VHDL代码，相比繁琐很多，尤其是测试代码。

  3. 所属分类：其它

    • 发布日期：2020-08-03
    • 文件大小：28672
    • 提供者：weixin_38551938
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