ZET中兴：Verilog Coding Styles For RTL Synthesis ZET中兴Verilog培训教程： （1）本培训课程的目标是让新员工了解在作设计中编写Verilog代码时应该使用规范的、能综合的、高效率的代码风格，并且通过上机练习实践。 （2）中兴 Verilog 培训内容 第一部分它介绍了RTL综合的含义，并分别讲述了组合电路设计和时序电路设计的常见编码风格； • 第二部分介绍了资源块和资源块的共享、一些综合工具不支持的代码及其解决方法、仿真和综合电路

不会verilog（当然VHDL也是一样的）那你会别的也算不上优秀的Digital IC Engineer！verilog语法并不复杂，只是初学者容易犯一些“类C”错误，总会不经意间将verilog写成了C语言，或者是没有使用并行思想，或者就是多处赋值等等问题。