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verilog分频器代码
verilog分频器代码 偶数倍分频:偶数倍分频应该是大家都比较熟悉的分频,通过计数器计数是完全可以实现的
所属分类:
专业指导
发布日期:2009-08-11
文件大小:27648
提供者:
vs4xiaoyu
Verilog实例(经典135例)
很实用的Verilog实例! 目录:王金明:《Verilog HDL程序设计教程》程序例子,带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波
所属分类:
嵌入式
发布日期:2009-09-08
文件大小:130048
提供者:
kevinsjtu
可变量程频率计数器的部分verilog HDL代码
提供可变量程频率计数器的关键代码。包括顶层模块,控制模块,计数模块
所属分类:
专业指导
发布日期:2010-05-03
文件大小:2048
提供者:
shuofei
带模式选择的8位计数器
这是一个带测试程序的计数器的Verilog代码的小例子,适合初学者。
所属分类:
专业指导
发布日期:2010-06-12
文件大小:1024
提供者:
afeitongyi
verilog HDL经典程序实例135例
Verilog HDL程序设计教程》程序例子,带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【
所属分类:
嵌入式
发布日期:2010-07-23
文件大小:158720
提供者:
do622
Verilog HDL代码实例
multiplexer : 多路选择器器建模 decoder : 译码器实验程序 adder : 加法器实验程序 comparator : 比较器实验程序 counter16 计数器建模 IIC I2C接口标准建模源码 RS232 串行接口RS232标准建模源码 LCM 标准LCM建模源码 6分频: 时钟6分频源码 串并转化 串并转化源码
所属分类:
C
发布日期:2010-07-23
文件大小:1048576
提供者:
do622
FPGA 实现多进制FSK调制解调(含代码,运行文件)
//该模块为8分频器 module div8( clk, divout); //端口列表 input clk; output divout; //端口说明 reg [2:0]div; reg divout; //定义数据类型 initial divout=0; //初始化 always @(posedge clk) begin div=div+1; divout=div[2]; //3bit计数器,实现8分频
所属分类:
硬件开发
发布日期:2011-01-06
文件大小:1048576
提供者:
sunyuan8023
Verilog-HDL实践与应用系统设计
Verilog-HDL实践与应用系统设计本书从实用的角度介绍了硬件描述语言Verilog-HDL。通过动手实践,体验Verilog-HDL的语法结构、功能等内涵。在前五章,以简单的实例列举了Verilog-HDL的用法;在后四章,以应用系统为例详细讲解了系统设计的全过程。书中的全部例子都给出了仿真结果,其源代码都在本书所附的CD-ROM中,并均经过验证无误。 本书的前半部分特别适合于初学者,也可作为工程技术人员的参考内容。后半部分很适合工程开发和研究人员参考。本书除了介绍Verilog-HDL
所属分类:
嵌入式
发布日期:2011-02-22
文件大小:14680064
提供者:
zhlyz2003
王金明:《Verilog HDL程序设计教程》135例
【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选
所属分类:
嵌入式
发布日期:2011-02-24
文件大小:130048
提供者:
zhlyz2003
计数器verilog 代码
eda简单的设计,本实例是一个16进制的计数器,适合入门者阅读!
所属分类:
硬件开发
发布日期:2011-03-15
文件大小:1009664
提供者:
tele114
verilog 十进制计数器
提供verilog设计十进制计数器源代码及测试代码。
所属分类:
专业指导
发布日期:2011-06-03
文件大小:940
提供者:
lifengchenchenlifeng
verilog实现60进制计数器
verilog实现60进制计数器源代码及测试代码
所属分类:
专业指导
发布日期:2011-06-03
文件大小:1024
提供者:
lifengchenchenlifeng
verilog HDL设计实例
【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选
所属分类:
专业指导
发布日期:2011-06-14
文件大小:158720
提供者:
wwe12580
闸门计数器代码.txt
自汀言 众所周知,电子计数器是数字测量装置的基础。它一般由信号输人单元,主闸门,闸门时间控制单元,计数显示单元等部分组成。而闸门时间控制单元又是电子计数器的核心,对其连接作适当改换,可以实现诸如频率、周期、频率比、累加计数等多功能测试。 目前通用电子计数器中闸
所属分类:
其它
发布日期:2011-08-23
文件大小:913
提供者:
qj1989
Verilog例程
从计数器到状态机,相当丰富的verilog代码,强烈推荐。
所属分类:
嵌入式
发布日期:2012-01-05
文件大小:151552
提供者:
chenwu128
3bit计数器verilog代码
给verilog初学者提供一个参考实例,代码简单,学习方便
所属分类:
硬件开发
发布日期:2013-08-10
文件大小:327
提供者:
u011617012
反馈清零以及反馈置数计数器(内含Verilog HDL代码及文档)
任意模值计数器包含反馈清零计数器以及反馈置数计数器等,本文档给出了反馈清零计数器和反馈置数计数器的verilog设计代码以及文档描述,仿真等
所属分类:
硬件开发
发布日期:2018-05-19
文件大小:277504
提供者:
reborn_lee
环形计数器、扭环计数器(内含文档及verilog HDL代码)
移位型计数器包括环形计数器以及扭环计数器,原理差不多,几乎相同,但又各自有各自的精彩之处。本资源包括二者的Verilog HDL设计代码以及文档分析。
所属分类:
硬件开发
发布日期:2018-05-19
文件大小:230400
提供者:
reborn_lee
FPGA数字时钟计数器 Verilog实现
FPGA基于Verilog语言的普通数字时钟计数器代码
所属分类:
硬件开发
发布日期:2018-11-08
文件大小:7168
提供者:
grace_fight
模N计数器的verilog代码
模N计数器的verilog代码 计数器
所属分类:
专业指导
发布日期:2019-08-31
文件大小:3072
提供者:
drjiachen
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