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搜索资源列表

  1. Verilog HDL实例教程代码

  2. Verilog HDL实例教程代码,包括加法器设计，乘法器设计， 除法器设计，异步FIFO设计，伪随机序列应用设计， RS(204,188)译码器的设计等

  3. 所属分类：专业指导

    • 发布日期：2009-06-19
    • 文件大小：28672
    • 提供者：gddengyl

  1. verilog实例程序代码

  2. verilog实例程序代码 第15章 常用加法器设计 第16章 常用乘法器设计 第17章 伽罗华域GF（q）乘法器设计 第18章 除法器设计 第19章 积分梳状滤波器(CIC)设计 第20章 CORDIC数字计算机的设计

  3. 所属分类：专业指导

    • 发布日期：2009-09-19
    • 文件大小：4194304
    • 提供者：palmcenter

  1. 基于Verilog hdl的FPGA设计与工程应用_源代码

  2. “第2章示例”目录： 例2-1.v————————书中例2-1的Verilog源代码； 例2-2.v————————书中例2-2的Verilog源代码； 例2-3.v————————书中例2-3的Verilog源代码； 例2-4.v————————书中例2-4的Verilog源代码； 例2-5.v————————书中例2-5的Verilog源代码； “function”示例.v——书中关键字“function”示例的Verilog源代码； “task”示例.v————书中关键字“task”示例

  3. 所属分类：iOS

    • 发布日期：2010-09-03
    • 文件大小：9437184
    • 提供者：mixwill3

  1. 精品verilog实例程序代码

  2. 包含除法器设计，异步FIFO设计，RS(204,188)译码器的设计，CORDIC数字计算机的设计，积分梳状滤波器(CIC)设计，伪随机序列应用设计等。

  3. 所属分类：专业指导

    • 发布日期：2010-12-19
    • 文件大小：27648
    • 提供者：hbufan

  1. Verilog HDL 浮点数除法器设计

  2. 浮点数的除法器设计，资料真的非常好，我做除法器的时候就是参考这本书的

  3. 所属分类：专业指导

    • 发布日期：2011-02-23
    • 文件大小：1048576
    • 提供者：dl851020

  1. verilog除法代码

  2. 如何用verilog写除法运算：基于Verilog计算精度可调的整数除法器的设计

  3. 所属分类：综合布线

    • 发布日期：2011-03-13
    • 文件大小：289792
    • 提供者：maohuidong

  1. 16位除法器的verilog代码

  2. 16位除法器设计，已经通过验证，能直接使用希望对大家有用。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-29
    • 文件大小：1024
    • 提供者：uestc_huang

  1. 基于FPGA实现等精度测频

  2. 摘要：根据等精度测量的原理，利用FPGA和Verilog HDL编程设计了一种数字频率计. FPGA程 序由分频模块、计数器模块、除法器模块、显示模块组成. 经过仿真下载验证，能够实现等精度测频 功能，频率测量范围为1Hz~1MHz. 与传统方法相比，该方法具有外围电路简单，设计周期短，易于 修改等优点.

  3. 所属分类：硬件开发

    • 发布日期：2012-05-10
    • 文件大小：1048576
    • 提供者：althyg

  1. 16位除法器

  2. 16位除法器设计，已经通过验证，能直接使用希望对大家有用。

  3. 所属分类：硬件开发

    • 发布日期：2012-11-24
    • 文件大小：1024
    • 提供者：tanye22

  1. （熟读专家系列）《ModelSim电子系统分析及仿真》

  2. 《ModelSim电子系统分析及仿真》主要内容简介：ModelSim是优秀的HDL仿真软件之一，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。《ModelSim电子系统分析及仿真》以ModelSim 6.1f版软件为例，由浅入深、循序渐进地

  3. 所属分类：硬件开发

    • 发布日期：2013-08-15
    • 文件大小：48234496
    • 提供者：u011708448

  1. 带符号数除法Verilog代码

  2. Verilog实现带符号数除法, 李亚明<>中的除法器bugfix.

  3. 所属分类：硬件开发

    • 发布日期：2014-03-27
    • 文件大小：1024
    • 提供者：u014391763

  1. 基于SRT算法的单精度浮点除法器

  2. 采用Verilog HDL语言，在FPGA上实现了单精度浮点除法器的设计，通过采用SRT算法、SD表示法、常数比较法以及飞速转换法，进一步提高电路的运算速度。本文使用NC－sim和Maxplus2仿真软件进行前仿真和后仿真，使用Synplify进行逻辑综合，采用的器件是EPF10K40RC208-3，对除法器进行了仿真。

  3. 所属分类：硬件开发

    • 发布日期：2014-08-06
    • 文件大小：154624
    • 提供者：wb2009_happy

  1. Verilog HDL简介

  2. Verilog HDL使用简介；什么是Verilog HDL? Verilog HDL vs. VHDL； Verilog HDL语法； 设计描述层次； 设计的测试与验证； 可综合的设计； 有限状态机（FSM)； 一个除法器的设计实例；常用仿真器和综合软件

  3. 所属分类：Web开发

    • 发布日期：2017-02-26
    • 文件大小：1001472
    • 提供者：walkerxx

  1. 定点补码一位除法器的设计

  2. 定点补码一位乘法器的整体设计包含乘数模块，部分积模块，数据选择器模块和求补模块，数据选择器模块和求补模块，乘数模块，部分积模块作为底层设计，前者采用Verilog语言设计输入方式，后三者及顶层的乘法器采用原理图设计输入方式。

  3. 所属分类：C/C++

    • 发布日期：2017-12-30
    • 文件大小：396288
    • 提供者：qq_41549357

  1. 基于virelog硬件除法器设计

  2. verilog 的16bit除以8bit除法器

  3. 所属分类：专业指导

    • 发布日期：2009-03-31
    • 文件大小：1024
    • 提供者：majinzhu123

  1. 32位除法器设计Verilog代码.zip

  2. 32位除法器设计Verilog代码.zip

  3. 所属分类：硬件开发

    • 发布日期：2019-08-24
    • 文件大小：724
    • 提供者：drjiachen

  1. 基于Verilog计算精度可调的整数除法器的设计

  2. 目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：180224
    • 提供者：weixin_38735544

  1. EDA/PLD中的基于Verilog计算精度可调的整数除法器的设计

  2. 0 引 言 　　除法器是电子技术领域的基础模块，在电子电路设计中得到广泛应用。目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。 　　目前，软件方面主要是

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：140288
    • 提供者：weixin_38678796

  1. 改进的Goldschmidt双精度浮点除法器

  2. 针对嵌入式处理器对面积要求极为苛刻的特点，提出了一种改进的基于Goldschmidt算法的双精度浮点除法器。 改进的除法算法的计算过程分为两个阶段，第一阶段采用线性minimax多项式逼近算法得到一个具有15-bit精度的除数倒数的估计值。相比于minimax 二次多项式逼近，一次多项式逼近会获得一个更小的查找表（LUT）以及在部分积累加过程中获得更少的计算量。 在第二阶段，采用基于硬件复用的方法实现两次Goldschmidt迭代，使得两次Goldschmidt迭代仅仅使用一个乘法器和一个求补单

  3. 所属分类：其它

    • 发布日期：2021-01-29
    • 文件大小：677888
    • 提供者：weixin_38746926

  1. 基于Verilog计算可调的整数除法器的设计

  2. 0 引 言 　　除法器是电子技术领域的基础模块，在电子电路设计中得到广泛应用。目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。 　　目前，软件方面主要是

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：184320
    • 提供者：weixin_38590567