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搜索资源列表

  1. 基于CC1101和CPLD的时差法测距实验

  2. 以GPS秒脉冲为复位信号及开始计时的时间基准,同时作为无线发射的触发信号。 计时由CPLD计数时钟脉冲实现，当发射机发射完毕后CC1100模块给出中断，中止主机CPLD的计时，得到发射时间脉冲数n1； 当接收机CC1100接收到数据包后，给出中断，提醒单片机处理，并且中止接收部分CPLD的计时，得到收到时间脉冲数n2。 由n2-n1乘以时钟周期可得电波的传播时间。 现在cpld用24MHz晶振，每个计数脉冲40Ns,对应距离为12.5m。 要进一步减小误差，可以通过提高cpld晶振频率或用更加

  3. 所属分类：硬件开发

    • 发布日期：2009-07-22
    • 文件大小：10485760
    • 提供者：feng8472

  1. 源代码dds.vhd

  2. 源代码dds.vhd例子。就是一个源程序，干嘛非得要求描述20字呢，有需要的就看看参考一下呗。

  3. 所属分类：专业指导

    • 发布日期：2009-09-04
    • 文件大小：3072
    • 提供者：jose001

  1. 《VHDL基础及经典实例开发》源程序

  2. 一些经典vhdl基础开发的实例源代码，总共有近10个例子

  3. 所属分类：其它

    • 发布日期：2009-09-29
    • 文件大小：139264
    • 提供者：wenbin88519

  1. VHDL语言设计的秒表

  2. 使用Quartus II对本设计进行编译和仿真。首先创建工程,使用文本编辑器输入本设计的所有模块的源程序,把G-1DE.vhd设为顶层文件。把本设计中的所有设计文件添加进工程后,先对每个模块进行编译纠错,然后把各个模块连接在一起保存然后在全程编译,通过之后就可以进行仿真

  3. 所属分类：嵌入式

  1. vhd硬件描述语言下的数字钟

  2. 在Verilog硬件描述语言下的数字钟源程序，需要的下吧

  3. 所属分类：专业指导

    • 发布日期：2010-03-24
    • 文件大小：7168
    • 提供者：duxing87

  1. 电子时钟VHDL程序与仿真

  2. 源程序 VHDL 电子时钟 1. 10进制计数器设计与仿真 （1）10进制计数器VHDL程序 --文件名：counter10.vhd。 --功能：10进制计数器，有进位C --最后修改日期：2004.3.20 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter10 is Port ( clk : in st

  3. 所属分类：嵌入式

    • 发布日期：2010-05-24
    • 文件大小：117760
    • 提供者：fengfly2006

  1. eda编码器vhd文件

  2. 用于eda实验，eda编码器vhd文件。是16-4编码器源程序

  3. 所属分类：专业指导

    • 发布日期：2010-12-12
    • 文件大小：1024
    • 提供者：cjb2008_8

  1. 带进位的n位通用加法器 vhd源程序描述

  2. 带进位的n位通用加法器 vhd源程序描述 验证无误

  3. 所属分类：专业指导

    • 发布日期：2011-05-15
    • 文件大小：669
    • 提供者：neuq50910

  1. VHDL课程（vhd源程序）

  2. quartus软件使用及VHDL语言 第一节 软件介绍 第二节 格雷码二进制码 语言 第三节 加法器 第四节 序列信号发生器

  3. 所属分类：其它

    • 发布日期：2013-03-24
    • 文件大小：2097152
    • 提供者：u010001556

  1. 《VHDL基础及经典实例开发》源程序

  2. 一些经典vhdl基础开发的实例源代码，总共有近10个例子

  3. 所属分类：硬件开发

    • 发布日期：2016-05-10
    • 文件大小：139264
    • 提供者：liuzhengfa

  1. 各种毕业论文源程序100例

  2. Pdf+源程序代码vhd格式，希望能帮助你们，不错的资源

  3. 所属分类：专业指导

    • 发布日期：2009-03-31
    • 文件大小：325632
    • 提供者：seavictor

  1. EDA/PLD中的EDA中的系统总体组装电路的VHDL源程序XSKZQ.VHD的仿真

  2. 从如图可以看出，当SELOUT分别等于0，1，2，3，4，5，6，7时，分别选择对应的输入数据输出，达到了设计要求。 　　如图 XSKZQ.VHD的仿真图　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：106496
    • 提供者：weixin_38689338

  1. EDA/PLD中的EDA中的系统总体组装电路的VHDL源程序TZKZQ.VHD的仿真

  2. 从如图1（不完整）可以看出，调整键被按下了8次（键盘产生“01”信号即为调整键按下一次），调整模式依次经过了正常、调秒、调分、调时、调日、调月、调年、调星期再回到正常这8种模式的循环，即MODE依次从0到7，再从7回到0的循环。在按键过程中，每按下一次按钮，相应地被调整模式的异步并行置位使能置“0”，同时通过一个非门点亮该调整模式所对应的发光二极管，作为该调整模式的指示信号。（调整前时间为2003年6月7日12∶34∶56星期6，调整后时间为2003年6月7日12∶36∶56星期6） 　　

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：242688
    • 提供者：weixin_38732519

  1. EDA/PLD中的EDA中的系统总体组装电路的VHDL源程序CNT30.VHD的仿真

  2. 从如图可以看出9该模块首先要读取当前年月（NIAN和YUE），再对该月的最大天数（MAX_DAYS）进行判断并将结果向外输出。在正常计数过程中，模块实现了从0到最大天数（MAX DAYS）的循环计数，每实现一次最大天数（MAX_DAYS）到0的计数动作，计数模块输出一个进位信号。当LD端有低电平输入时，说明置数信号（LD）有效，模块将预置数（DATA）24送入计数结果（NUM）中去，计数模块从24开始重新计数。 　　如图 CNT30模块仿真图　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：92160
    • 提供者：weixin_38628175

  1. EDA/PLD中的EDA中的系统总体组装电路的VHDL源程序CNT60.VHD的仿真

  2. 从如图可以看出，CNT60。VHD实现了从0到59的循环计数，每实现一次59到0的计数动作，计数模块输出一个进位信号。当LD端有低电平输入时9说明置数信号（LD）有效，模块将预置数（DATA）56送入计数结果（NUM）中去，计数模块从56开始重新计数。 　　如图 CNT60 VHD模块仿真图　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：74752
    • 提供者：weixin_38557370

  1. 电源技术中的用元件例化完成数码扫描显示电路设计源程序

  2. 1、本题目中将要用到的元件：--************************************************----***********十进制计数器(count10.vhd)************----************************************************--LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOG

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：27648
    • 提供者：weixin_38607479

  1. EDA中的系统总体组装电路的VHDL源程序XSKZQ.VHD的仿真

  2. 从如图可以看出，当SELOUT分别等于0，1，2，3，4，5，6，7时，分别选择对应的输入数据输出，达到了设计要求。 　　如图 XSKZQ.VHD的仿真图　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：163840
    • 提供者：weixin_38547887

  1. EDA中的系统总体组装电路的VHDL源程序TZKZQ.VHD的仿真

  2. 从如图1（不完整）可以看出，调整键被按下了8次（键盘产生“01”信号即为调整键按下），调整模式依次经过了正常、调秒、调分、调时、调日、调月、调年、调星期再回到正常这8种模式的循环，即MODE依次从0到7，再从7回到0的循环。在按键过程中，每按下按钮，相应地被调整模式的异步并行置位使能置“0”，同时通过一个非门点亮该调整模式所对应的发光二极管，作为该调整模式的指示信号。（调整前时间为2003年6月7日12∶34∶56星期6，调整后时间为2003年6月7日12∶36∶56星期6） 　　如图1

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：380928
    • 提供者：weixin_38737366

  1. EDA中的系统总体组装电路的VHDL源程序CNT30.VHD的仿真

  2. 从如图可以看出9该模块首先要读取当前年月（NIAN和YUE），再对该月的天数（MAX_DAYS）进行判断并将结果向外输出。在正常计数过程中，模块实现了从0到天数（MAX DAYS）的循环计数，每实现天数（MAX_DAYS）到0的计数动作，计数模块输出一个进位信号。当LD端有低电平输入时，说明置数信号（LD）有效，模块将预置数（DATA）24送入计数结果（NUM）中去，计数模块从24开始重新计数。 　　如图 CNT30模块仿真图　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：133120
    • 提供者：weixin_38748207

  1. EDA中的系统总体组装电路的VHDL源程序CNT60.VHD的仿真

  2. 从如图可以看出，CNT60。VHD实现了从0到59的循环计数，每实现59到0的计数动作，计数模块输出一个进位信号。当LD端有低电平输入时9说明置数信号（LD）有效，模块将预置数（DATA）56送入计数结果（NUM）中去，计数模块从56开始重新计数。 　　如图 CNT60 VHD模块仿真图　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：107520
    • 提供者：weixin_38701683
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