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搜索资源列表

  1. Zedboard板基于SOC的Adau1761测试项目

  2. Zedboard板基于SOC的Adau1761测试项目 郑郁正（百度） 项目模板来自：Lab4 1、 在vivado下执行TCL脚本可以生成SOC模型。 2、 直接创建SDK项目。 3、 将Line In输入的音频处理后送Line Out。 4、 通过SW0可以选择是否滤波处理音频，还是直通。 主要问题是提供的TCL脚本与vivado2015.2不兼容，按网上“ vivado + zedboard之audio驱动”的步骤运行TCL失败。其二是adau1761.h adau1761.c、iic.

  3. 所属分类：硬件开发

    • 发布日期：2016-04-27
    • 文件大小：24117248
    • 提供者：zyzcuit

  1. Pmod-CAM-5M（Zedboard_OV5640）

  2. 资源很丰富，文件列表如下： 01.Datasheet/OV5640_datasheet.pdf 02.Referece_Manual/PMOD-CAM-5M用户手册.pdf 03.Schematic/PMOD_CAM-5M原理图.pdf 03.Schematic/PMOD_CAM-5M转接板原理图.pdf 04.Demo/01.bitfiles/5M_top.bit 04.Demo/02.SD卡启动镜像/BOOT.bin 04.Demo/03.Project/Zedboard_Pmod_CAM

  3. 所属分类：其它

    • 发布日期：2018-10-03
    • 文件大小：37748736
    • 提供者：qq_43303073

  1. vivado_软件使用流程.docx

  2. Vivado软件的使用 一、 建立工程 1.1新建一个工程 或者： 1.2设置工程名字和路径。输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在制定存储路径下建立独立的文件夹设置完成后，点击Next。注意： 工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成。 1.3选择RTL Project一项，并勾选Do not specify sources at this time，勾选该选项是为了跳过在新建工程的过程

  3. 所属分类：硬件开发

    • 发布日期：2019-06-21
    • 文件大小：4194304
    • 提供者：weixin_42625444

  1. Zynq-7000&ZynqMP;启动配置和启动文件.pdf

  2. Zynq-7000&ZynqMP;启动配置和启动文件，讲述了Zynq-7000&ZynqMP;的一些基本配置和简单应用方法。保留 SD 0 保留 PLL模式 使用PII 0 旁路PLL MIO第0组电压 2.5V/3.3V MIO第1组电压 2.5V/3.3V L 8V 1.2.2 Zynq UltraScale+ MPSoC 启动模式如表1.2所示。 表1.2 Boot modes MIO Non Secure Signed Mode Descr iption M Location Secur

  3. 所属分类：C

    • 发布日期：2019-07-16
    • 文件大小：1048576
    • 提供者：qq_37680897

  1. pcie_dma_5.12.rar

  2. 基于vivado的XDMA_PCIE设计,由笔者在XILINX的ZC706开发板上做的PCIE通讯，可以实现PC和FPGA之间的通信，这里是整个开发的bd程序，含有bit文件。可直接下载使用

  3. 所属分类：其它

    • 发布日期：2020-05-18
    • 文件大小：176160768
    • 提供者：weixin_46942740

  1. 超级详细的Vivado安装、生成bit文件及烧录FPGA的简要流程.zip

  2. 超级详细的Vivado安装、生成bit文件及烧录FPGA的简要流程的具体介绍，带有截图和文字描述，看完之后秒懂，非常值得推荐！！！

  3. 所属分类：电信

    • 发布日期：2020-04-22
    • 文件大小：1048576
    • 提供者：weixin_43239754

  1. Verilog 代码编写

  2. 数字IC培训课程体系 课程 内容 课时（每课时两节课） 第一阶段，语言及工具基础。 Verilog/VHDL 复习基本编程语言，熟练掌握基本模块的RTL设计流程。 2课时 ISE/vivado 工具的使用， coregenerator、DCM等功能使用，top文件编写，基本的综合、布局布线、约束、错误排查，bit文件生成/下载。 3课时 Modsim/VCS 仿真工具基本功能介绍，仿真程序编写，仿真时序分析 2课时 Synplify/DC 熟悉基本综合工具使用，讲解FPGA与ASIC的区别（cl

  3. 所属分类：硬件开发

    • 发布日期：2019-09-01
    • 文件大小：199680
    • 提供者：drjiachen

  1. EES303 e-elements.pdf

  2. Artix-7核心板是依元素科技有限公司（E-elements）基于最新的Artix-7 FPGA研发的面向学生竞赛的数字电 路开发平台。该平台提供了可靠的基础配置，节约了开发时间，丰富的扩展接口也保证了学生在创新设计 上的需要。Contents 1目录 1.11概述 122板卡供电 1.33时钟和复位 144FPGA配置 1.55通用IO接口 1.66USB-UART/JTAG接口 1.77SRAM接口 6 188PMOD接口 ··.· 7 1.99FX8接口 1.1010EES353(底板)

  3. 所属分类：硬件开发

    • 发布日期：2019-08-31
    • 文件大小：3145728
    • 提供者：qq_42560911

  1. Zynq的启动与配置过程详解

  2. Zynq的JTAG配置过程 初学 Zynq 的时候，我相信大家应该和我一样，都是按照惯例打开 Vivado 软件，然后实现 Zynq 可编程逻辑硬件部分PL的设置后，把硬件部署导出，再打开 SDK 进行 ARM 核的软件部分 PS 编程设计，最后再将硬件比特流文件（.bit）和软件的可执行链接文件（.elf）下载到 Zynq 开发板中，这样就可以对自己的软硬件设计进行调试和验证。这种设计方式可以用下面的图很好的描述： 如上图所示，这其实是刚接触 Zynq 软硬件设计时需要了解的最基本开发流程，

  3. 所属分类：其它

    • 发布日期：2021-01-06
    • 文件大小：259072
    • 提供者：weixin_38517113

  1. Zynq的启动与配置过程详解

  2. Zynq的JTAG配置过程 初学 Zynq 的时候，我相信大家应该和我一样，都是按照惯例打开 Vivado 软件，然后实现 Zynq 可编程逻辑硬件部分PL的设置后，把硬件部署导出，再打开 SDK 进行 ARM 核的软件部分 PS 编程设计，最后再将硬件比特流文件（.bit）和软件的可执行链接文件（.elf）下载到 Zynq 开发板中，这样就可以对自己的软硬件设计进行调试和验证。这种设计方式可以用下面的图很好的描述： 如上图所示，这其实是刚接触 Zynq 软硬件设计时需要了解的最基本开发流程，

  3. 所属分类：其它

    • 发布日期：2021-01-06
    • 文件大小：259072
    • 提供者：weixin_38524851

  1. Vivado自动下载到开发板并提醒用户的tcl文件

  2. 在Vivado中生成bit文件之后可以自动完成下载到开发板的工作并调用一个程序（一般一小段音乐就OK了），需要在设置中找到bitstream然后点击tcl.post并添加这个tcl文件即可

  3. 所属分类：嵌入式

    • 发布日期：2021-03-07
    • 文件大小：844
    • 提供者：qq_39917135