主要讲述verilog编程语言中wire与reg的区别。

Verilog语言中wire与reg的区别以及inout使用

其实是不同的抽象级别，wire 如同vhdl中的signal类型，是和实际的物理连接对应的，而reg属于算法描述层次用的类型，和实际电路没有直接的对应关系，也就是说它相当于c语言中的变量（int，float等），vhdl中的variable。记住这句就可以了，reg不和实际的电路如寄存器对应，高层次的描述时用。 always其实算是算法级描述的语句，所以其中的变量必须声明为reg，还有initial，自己多看一些例子，会更能加深理解

首先对veriog中wire型寄存器和reg型寄存器进行了简单介绍，然后介绍了两者的区别。