文件名称:
使用FPGA实现600Msps QPSK的并行符号时序恢复
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文件大小: 1022kb
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上传时间: 2021-03-07
详细说明:本文提出了一种适用于高数据速率通信接收机的高效并行符号定时架构。 所展示的架构依赖于经典Gardner循环的修改版本,并具有“多通道流水线”内插器,该符号使符号率比FPGA的时钟率高出几倍,从而最大程度地提高了可实现的吞吐量。 在Xilinx XC7VX690T FPGA上以150MHz时钟速率演示了时序恢复方案,并在4.8GHz采样率ADC上演示了该时序恢复方案,以实现600Msps符号速率的QPSK数据流。 此外,可以观察到,提出的方案仅占用目标FPGA中逻辑,存储和计算资源的2%。 稍作修改,我们的算法就可以适用于其他幅度调制星座,例如8PSK,16PSK或QAM。
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