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基于高安全通道编码的AES的FPGA设计和实现
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上传时间: 2021-02-25
详细说明：但是，在物理层中应用加密显示出较高的安全性，它可能会增加系统复杂性并影响通信可靠性。 本文展示了如何克服这些问题，它不仅展示了低密度奇偶校验（LDPC）代码和自定义流高级加密标准（CSAES）组合以提高安全级别的设计，而且还介绍了一种实际的实现方式。为了它。 设计该算法的目的是为了优化利用硬件资源，并利用FPGA并行性来实现高吞吐量并节省硬件尺寸。 该设计方法说明了如何利用信道编码来提高安全性和抵御攻击，而又不影响通信可靠性。 该算法在（Cyclone-IV4CE115）上实现，以实现可变的吞吐量。 它在SNR = 3.25 dB时达到604 Mbps和10-6 BER，而对于大于6 dB的S
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