文件名称:
Surelog：SystemVerilog 2017预处理器，解析器，详细说明，UHDM编译器。 提供IEEE DesignTB CC ++ VPI和Python AST API-源码
开发工具:
文件大小: 69mb
下载次数: 0
上传时间: 2021-02-24
详细说明：Surelog
SystemVerilog 2017预处理器，解析器，UHDM编译器。 提供IEEE Design / TB VPI和Python AST API。
目标
该项目旨在提供完整的SystemVerilog 2017前端：预处理器，解析器，设计和测试平台的详细说明。
应用领域
Linter，模拟器，综合工具，正式工具都可以使用此前端。 它们可以开发为插件（与之链接），也可以使用该前端作为使用磁盘序列化模型（UHDM）进行编译的中间步骤。
介绍
为这个项目做贡献
该项目向任何用户开放！ 从商业供应商到Verilog爱好者，都欢迎您。 我们开始在“下维护一份有助于贡献的想法清单
特征
预处理器和解析器使用Antlr 4.72作为解析器生成器。
使用Google Flatbuffers将预处理器和解析器AST持久化在磁盘上，从而实现增量编译。
该工具内置线程安全功能，并执行多线
(系统自动生成,下载前可以参看下载内容)
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