文件名称:
StaticTimingAnalyzer：用Python实现的逻辑电路静态时序分析器（2018）-源码
开发工具:
文件大小: 901kb
下载次数: 0
上传时间: 2021-02-18
详细说明：静态时序分析器
用Python实现的逻辑电路静态时序分析器 :electric_plug: :high_voltage: （2018）
该分析器实现了几个部分，并输出HTML files 。 它在从Verilog ＆ C创建的自定义设计获得的门级网表上起作用。 使用SCL JSON file和包含Timing Constraints ， Net Capacitances和Clock Skews SCL JSON file作为输入，系统：
从GUI提取模块名称并在门级网表文件中找到它
搜索标准单元库（SCL）中的每个门
确定它是顺序的还是组合的
从净电容文件和SCL中找到其输出电容，并从S
(系统自动生成,下载前可以参看下载内容)
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