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系统时钟发生器设计抉择：PLL合成器与晶振时钟性能比较
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上传时间: 2021-01-20
详细说明：现今非常复杂的系统设计可能需要分配几个逻辑标准和几个频率的时钟信号复本。时钟的多个复本可能需要一个扇出缓存用于分配。时钟的频率乘数可能需要一个PLL合成器。所有这些要求可以结合在一个有挑战性的时钟树型设计中。
电子系统要求可靠的定时参考——系统时钟，本文研究并比较了两种系统时钟，晶振和锁相环（PLL）合成器。系统主时钟的产生和分配至少要求一个振荡源驱动一个增益放大器，转换成标准逻辑电平，以及一个时钟分配网络。常见的两种振荡源是晶振时钟模块和锁相环（PLL）合成器时钟。复杂的系统时钟包括：振荡源之间的复用功能，另外转换成其他逻辑电平、扇出缓存、零延迟缓冲、谐波调整高乘数频率生成和频率分割。
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