文件名称:
基于CPLD/FPGA的多功能分频器的设计与实现
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文件大小: 74kb
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上传时间: 2021-01-19
详细说明：引言
分频器在CPLD/FPGA设计中使用频率比较高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ，但是对于要求奇数倍分频（如3、5等）、小数倍（如2.5、3.5等）分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。为此本文基于CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。
分频原理
偶数倍（2N）分频
使用一模N计数器模块即可实现，即每当模N计数器上升沿从0开始计数至N时，输出时钟进行翻
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