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上传时间: 2021-01-19
详细说明：应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了系统的开发时间，提高了工作效率。本文介绍一种以FPGA为，以VHDL为开发工具的数字秒表，并给出源程序和仿真结果。
1 系统设计方案
1．1 系统总体框图
数字秒表主要有分频器、计数模块、功能控制模块、势能控制模块和显示输出模块组成。系统框图如图1所示。
本次的设计仿真选用以EPlC6Q240芯片为的FPGA开发板，该开发板提供了较完善的外围周边电路和信号接口，并提供了一块4位7段数码管的扩展板，为本次设计提供了硬件条件。在设计中，功能控制模块根据控制选择不同的功能状态的时间输出，通过势能控
(系统自动生成,下载前可以参看下载内容)
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