文件名称:
用Verilog HDL进行可综合RTL设计概述
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文件大小: 139kb
下载次数: 0
上传时间: 2021-01-19
详细说明：1 前言
由于Verilog HDL硬件描述语言语法灵活、易懂，非常接近c语言的风格，所以逐渐成为集成电路设计领域中为流行的设计语言。正是由于硬件描述语言的出现，才使得大规模、超大规模、特大规模、甚至千万门系统级SOC设计成为可能。
2 可综合RTL描述
Verilog HDL硬件描述语言既可以用于行为级建模，又可以用于RTL级建模，还可以用于可综合的RTL级建模。设计工程师可以根据自己的需要来选择不同的建模方式。在项目初期，设计工程师应该选择行为级建模来构建目标系统。随着设计阶段的不断深人，设计工程师需要将行为级建模转换为RTL级建模，从而使得目标系统更接近于具体实现。为了
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