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EDA—EDA技术实用教程(pdf影印)
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上传时间: 2010-06-07
详细说明： 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2 HDL 综合器 2.3.3 仿真器 2.3.4 适配器 2.3.5 下载器 2.4 QuartusII 简介 2.5 IP 核简介 【习题】 第 3 章 FPGA/CPLD 结构与应用 3.1 概述 3.1.1 可编程逻辑器件的发展历程 3.1.2 可编程逻辑器件的分类 3.2 简单可编程逻辑器件原理 3.2.1 电路符号表示 3.2.2 PROM 3.2.3 PLA 3.2.4 PAL 3.2.5 GA L 3.3 CPLD 的结构与工作原理 3.4 FPGA 的结构与工作原理 3.4.1 查找表逻辑结构 3.4.2 Cyclone/CycloneII 系列器件的结构与原理 3.5 硬件测试技术 3.5.1 内部逻辑测试 3.5.2 JTAG 边界扫描测试 3.5.3 嵌入式逻辑分析仪 3.6 FPGA/CPLD 产品概述 3.6.1 Lattice 公司CPLD 器件系列 3.6.2 Xilinx 公司的FPGA 和CPLD 器件系列 3.6.3 Altera 公司FPGA 和CPLD 器件系列 3.6.4 Actel 公司的FPGA 器件 3.6.5 Altera 公司的FPGA 配置方式与配置器件 3.7 编程与配置 3.7.1 JTAG 方式的在系统编程 3.7.2 使用PC 并行口配置FPGA 3.7.3 FPGA 专用配置器件 3.7.4 使用单片机配置FPGA 3.7.5 使用CPLD 配置FPGA 【习题】 第 4 章 VHDL 设计初步 4.1 多路选择器的VHDL 描述 4.1.1 2 选1 多路选择器的VHDL 描述 4.1.2 相关语句结构和语法说明 4.2 寄存器描述及其VHDL 语言现象 4.2.1 D 触发器的VHDL 描述 4.2.2 VHDL 描述的语言现象说明 4.2.3 实现时序电路的VHDL 不同表述 4.2.4 异步时序电路设计 4.3 1 位二进制全加器的VHDL 描述 4.3.1 半加器描述 4.3.2 CASE 语句 4.3.3 全加器描述和例化语句 4.4 计数器设计 4.4.1 4 位二进制加法计数器设计 4.4.2 整数类型 4.4.3 计数器设计的其他表述方法 4.5 一般加法计数器设计 4.5.1 相关语法说明 4.5.2 程序分析 4.5.3 含并行置位的移位寄存器设计 【习题】 第 5 章 QuartusII 应用向导 5.1 基本设计流程 5.1.1 建立工作库文件夹和编辑设计文件 5.1.2 创建工程 5.1.3 编译前设置 5.1.4 全程编译 5.1.5 时序仿真 5.1.6 应用RTL 电路图观察器 5.2 引脚设置和下载 5.2.1 引脚锁定 5.2.2 配置文件下载 5.2.3 AS 模式编程配置器件 5.2.3 JTAG 间接模式编程配置器件 5.2.3 USB Blaster 编程配置器件使用方法 5.3 嵌入式逻辑分析仪使用方法 5.4 原理图输入设计方法 5.4.1 设计流程 5.4.2 应用宏模块的原理图设计 【习题】 【实验与设计】 5-1. 组合电路的设计 5-2. 时序电路的设计 5-3. 设计含异步清0 和同步时钟使能的加法计数器 5-4. 用原理图输入法设计8 位全加器 5-5. 用原理图输入法设计较复杂数字系统 第 6 章 VHDL 设计进阶 6.1 数据对象 6.1.1 常数 6.1.2 变量 6.1.3 信号 6.1.4 进程中的信号与变量赋值 6.2 双向和三态电路信号赋值例解 6.2.1 三态门设计 6.2.2 双向端口设计 6.2.3 三态总线电路设计 6.3 IF 语句概述 6.4 进程语句归纳 6.4.1 进程语句格式 6.4.2 进程结构组成 6.4.3 进程要点 6.5 并行语句例解 6.6 仿真延时 6.6.1 固有延时 6.6.2 传输延时 6.6.3 仿真δ 【习题】 【实验与设计】 6-1. 七段数码显示译码器设计 6-2. 八位数码扫描显示电路设计 6-3. 数控分频器的设计 6-4. 32 位并进/并出移位寄存器设计 第 7 章 宏功能模块与IP 应用 7.1 宏功能模块概述 7.1.1 知识产权核的应用 7.1.2 使用MegaWizard Plug-In Manager 7.1.3 在QuartusII 中对宏功能模块进行例化 7.2 宏模块应用实例 7.2.1 工作原理 7.2.2 定制初始化数据文件 7.2.3 定制LPM_ROM 元件 7.2.4 完成顶层设计 7.3 在系统存储器数据读写编辑器应用 7.4 编辑SignalTapII 的触发信号 7.5 其它存储器模块的定制与应用 7.5.1 RAM 定制 7.5.2 FIFO 定制 7.6 流水线乘法累加器的混合输入设计 7.7 LPM 嵌入式锁相环调用 7.7.1 建立嵌入式锁相环元件 7.7.2 测试锁相环 7.8 IP 核NCO 数控振荡器使用方法 7.9 8051 单片机IP 核应用 【习题】 【实验与设计】 7-1. 正弦信号发生器设计 7-2. 八位16 进制频率计设计 7-3. 利用LPM_ROM 设计乘法器 7-4 IP 核应用实验 7-5 8051 单片机IP 核应用实验 第 8 章 状态机设计 8.1 一般有限状态机设计 8.1.1 数据类型定义语句 8.1.2 为什么要使用状态机 8.1.3 一般有限状态机的设计 8.2 Moore 型有限状态机设计 8.2.1 多进程有限状态机 8.2.2 单进程Moore 型有限状态机 8.3 Mealy 型有限状态机设计 8.4 状态编码 8.4.1 状态位直接输出型编码 8.4.2 顺序编码 8.4.3 一位热码编码 8.5 非法状态处理 【习题】 【实验与设计】 8-1. 序列检测器设计 8-2. ADC0809 采样控制电路实现 8-3. 数据采集电路和简易存储示波器设计 8-4. 比较器和D/A 器件实现A/D 转换功能的电路设计 8-5. 通用异步收发器设计 第 9 章 VHDL 结构与要素 9.1 实体 9.1.1 实体语句结构 9.1.2 参数传递说明语句 9.1.3 参数传递映射语句 9.1.4 端口说明语句 9.2 结构体 9.3 子程序 9.3.1 函数 9.3.2 重载函数 9.3.3 转换函数 9.3.4 决断函数 9.3.5 过程 9.3.6 重载过程 9.4 VHDL 库 9.4.1 库的种类 9.4.2 库的用法 9.5 程序包 9.6 配置 9.7 VHDL 文字规则 9.7.1 数字 9.7.2 字符串 9.7.3 标识符 9.7.4 下标名 9.8 数据类型 9.8.1 预定义数据类型 9.8.2 IEEE 预定义标准逻辑位与矢量 9.8.3 其他预定义标准数据类型 9.8.4 数组类型 9.9 操作符 9.9.1 逻辑操作符 9.9.2 关系操作符 9.9.3 算术操作符 【习题】 【实验与设计】 9-1 乐曲硬件演奏电路设计 9-2 乒乓球游戏电路设计 9-3 采用高速A/D 的存储示波器设计 9-4 循环冗余校验(CRC)模块设计 第 10 章 VHDL 基本语句 10.1 顺序语句 10.1.1 赋值语句 10.1.2 IF 语句 10.1.3 CASE 语句 10.1.4 LOOP 语句 10.1.5 NEXT 语句 10.1.6 EXIT 语句 10.1.7 WAIT 语句 10.1.8 子程序调用语句 10.1.9 RETURN 语句 10.1.10 空操作语句 10.2 并行语句 10.2.1 并行信号赋值语句 10.2.2 块语句结构 10.2.3 并行过程调用语句 10.2.4 元件例化语句 10.2.5 生成语句 10.2.6 REPORT 语句 10.2.7 断言语句 10.3 属性描述与定义语句 【习题】 【实验与设计】 10-1 移位相加硬件乘法器设计 10-2 等精度频率计/相位计设计 10-3 基于8051 单片机IP 核的等精度频率计单片系统设计（LCD 显示） 10-4 基于8051 单片机IP 核的等精度频率计单片系统设计（LED 显示） 第 11 章 优化和时序分析 11.1 资源优化 11.1.1 资源共享 11.1.2 逻辑优化 11.1.3 串行化 11.2 速度优化 11.2.1 流水线设计 11.2.2 寄存器配平 11.2.3 关键路径法 11.3 优化设置与时序分析 11.3.1 Settings 设置 11.3.2 HDL 版本设置及Analysis & Synthesis 功能 11.3.3 Analysis & Synthesis 的优化设置 11.3.4 适配器Fitter 设置 11.3.5 增量布局布线控制设置 11.3.6 使用Design Assistant 检查设计可靠性 11.3.7 时序设置与分析 11.3.8 查看时序分析结果 11.3.9 适配优化设置示例 11.3.10 Slow Slew Rate 设置 11.3.11 LogicLock 优化技术 11.4 Chip Editor 应用 11.4.1 Chip Editor 应用实例 11.4.2 Chip Editor 功能说明 11.4.3 利用Change Manager 检测底层逻辑 【习题】 【实验与设计】 11-1 采用流水线技术设计高速数字相关器 11-2 线性反馈移位寄存器设计 11-3 直接数字式频率合成器(DDS)设计 11-4 基于DDS 的数字移相信号发生器设计 11-5 基于DDS 的幅度调制AM 信号发生器设计 11-6 频率调制FM 信号发生器设计 第 12 章 系统仿真 12.1 仿真 12.2 VHDL 源程序仿真 12.3 仿真激励信号的产生 12.4 VHDL 测试基准 12.5 VHDL 系统级仿真 12.6 使用ModelSim 进行仿真 12.7 VHDL 的RTL 表述 12.7.1 行为描述 12.7.2 数据流描述 12.7.3 结构描述 第 13 章 电子系统设计实践 13.1 VGA 彩条信号显示控制器设计 13.2 VGA 图象显示控制器设计 13.3 步进电机细分驱动控制 13.4 直流电机的PWM 控制 【习题】 【实验与设计】 13-1. VGA 彩条信号显示控制器设计 13-2. VGA 图像显示控制器设计 13-3. 步进电机细分驱动控制实验 13-4. 直流电机PWM 控制实验 参考文献 附录 ...展开收缩
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