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上传时间: 2010-06-26
详细说明： 基于FPGA 设计的大正VOD 解码模块， 是将大正VOD 的核心思想— — 通过单向有线电视网络实现NVOD— — 以及实现这个思想的核心算法， 以硬件形式制成模块。此模块是一种通用的模块， 它的传输码流符合DVB-C 标准， 可以方便地插入任何一款符合DVB-C标准的机顶盒内， 扩充该机顶盒的功能， 使其具有大正VOD的功能， 而又不影响它原有的所有功能。 本方案给出基于FPGA的大正VOD解码模块的设计准则。 本方案共分10 章。第2章到第4 章给出总体设计准则， 第5章到第9章给出各模块的设计方案， 第10 章为附录， 给出必要的设计资料。在本方案中， 总线一律以下列方式表示： Symbol[n,m] 其中Symbol 为总线符号， [n,m]为总线标号范围。总线分解后， 以Symbol x表示总线的第x 位， 标号大者为高位。 本方案使用的逻辑符号为： && 逻辑与 || 逻辑或 ! 逻辑非 == 等于 != 不等于 > 大于 < 小于 >= 大于或等于 =< 小于或等于 PDF
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