文件名称:
在MAX+PLUS II中，设计一个半加器和或门、4－16译码器和4位向量乘法器
开发工具:
文件大小: 355kb
下载次数: 0
上传时间: 2010-07-05
详细说明： 1.利用文本编辑器和VHDL语言设计一个半加器和或门，将其定义成Symbol图元，在图形编辑器中利用这些Symbol将其设计成一个全加器。下载到CPLD芯片中，接入输入电平信号和输出LED显示器，通电验证并抄写其真值表。 2.利用VHDL语言设计一个4－16译码器，下载后实现。 3.利用VHDL语言设计一个4位向量乘法器，下载后实现。
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