文件名称:
Verilog 的介绍--目录函数，详细说明，函数使用
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文件大小: 512kb
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上传时间: 2011-04-01
详细说明： Verilog 的简单介绍Verilog 硬件描述语言HDL 是描述电子电路行为和结构的一种语言是一种IEEE 标准IEEE Std.1364-1995 Verilog 用于模拟从随机和纯行为到门级和开关级的抽象范围等层次的数字电子电路功能也用于从许 多抽象寄存器传输级描述合并即自动产生门级描述Verilog 一般用于支持高层次的设计或基于 语言的设计其中电子设计在用自动合并工具进行详细设计前要通过高层次的完全抽象仿真来检验 Verilog 也广泛应用于IC 的门级检验包括仿真故障仿真和定时检验
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