文件名称:
SoC中模拟/数字信号电路设计签核问题的解决之道
开发工具:
文件大小: 27kb
下载次数: 0
上传时间: 2009-06-22
详细说明： 数字设计师通常透过结合动态（如Verilog仿真）和静态（如Prime Time）工具来签核他们的设计时序性能，然后再将设计交付制造。然而，在系统单芯片（SoC）时代，我们必须问道：这就是开发出一款成功的SoC设计所需要的全部验证吗？但很不幸的，答案是否定的。 这是因为模拟和混合信号（A/MS）电路设计需要在电气级进行大量验证工作，尽管这部分的电路仅占SoC全部组件数的一小部分。如果我们不能尽可能地进行A/MS验证，最终就可能必须经过多次设计反复才能完成该项设计。此外，如果我们采用现有的方法来执行额外的验 证，我们就可能面临投片（tapeout）日期严重延迟的局面。后果如何呢？SoC实现目标应用会被延迟，而终端产品也就错过了最佳的市场时机。 ...展开收缩
(系统自动生成,下载前可以参看下载内容)
下载文件列表
相关说明
- 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
- 本站是交换下载平台，提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。
- 本站已设置防盗链，请勿用迅雷、QQ旋风等多线程下载软件下载资源，下载后用WinRAR最新版进行解压.
- 如果您发现内容无法下载，请稍后再次尝试；或者到消费记录里找到下载记录反馈给我们.
- 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
- 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
