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Introduction to Design Verification with VMM
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上传时间: 2011-09-03
详细说明： Contents 1Introduction Design and Verification Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2 2Verification Process Overview Goals of Verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1 Framework of Verification. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2 Constrained Random and Coverage-Guided Verification. . . . . . . . . . . . . . . . . 2-3 Verification Environment: Testbench Overview and Compo nents . . . . . . . . . . 2-3 3VMM Building Blocks Layered Architecture for Testbench and VMM . . . . . . . . . . . . . . . . . . . . . . . . . 3-1 One Environment, Multiple Testcases Sets . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4 Messaging and Report Formats – vmm_log. . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4 Message Severity and Verbosity. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6 Data and Transaction – vmm_data. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-10 Communication Means: Channels – vmm_channel . . . . . . . . . . . . . . . . . . . . 3-16 Macro for Creating vmm_channel Objects – ‘vmm_channel. . . . . . . . . . . 3-16 Transactors – vmm_xactor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-22 Basic Transactor Methods. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-22 Generators: VMM Atomic Generator vmm_atomic_gen. . . . . . . . . . . . . . . . . 3-25 Example of Atomic Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-27 Verification Environment vmm_env. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-31 Test and Device Configuration – gen_cfg() . . . . . . . . . . . . . . . . . . . . . . . . 3-33 The Build Phase – build() . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-35 Reset and Configure DUT – reset_dut(), cfg_dut() . . . . . . . . . . . . . . . . . . 3-36 Start the Components Phase – start(). . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-36 Waiting for End Phase – wait_for_end() . . . . . . . . . . . . . . . . . . . . . . . . . . 3-36 Stop and Cleanup Phase – stop(), cleanup(). . . . . . . . . . . . . . . . . . . . . . . 3-37 Report Phase – report(). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-37 Factory Pattern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-41 Self-Checking and Functional Coverage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-42 Callbacks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-43 Transactor Callbacks Invocation with Macro `vmm_callback() . . . . . . . . . 3-45 Summary: VMM Basics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-57 4Creating Testbenches Using VMM The FIFO Design Block. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1 Testbench Files and Structure for the FIFO Example. . . . . . . . . . . . . . . . . . . . 4-3 Verification Architecture for the FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4 FIFO Data Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6 FIFO Transactors and Base Callbacks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8 Pure Virtual Callback Base for fifo_master Transactor . . . . . . . . . . . . . . . 4-10 Scoreboard FIFO Master Callbacks – sb_callbacks.sv. . . . . . . . . . . . . . . 4-12 FIFO Test Configuration Descriptor – fifo_cfg. . . . . . . . . . . . . . . . . . . . . . 4-13 FIFO Verification Environment – dut_env.sv. . . . . . . . . . . . . . . . . . . . . . . 4-14 FIFO Scoreboard Class – dut_sb.sv . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-18 FIFO Coverage Callbacks Class – cov_callbacks.sv . . . . . . . . . . . . . . . . 4-20 FIFO Testcase and Factory Pattern Use . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-22 5Summary ABasics of Object Oriented Programming in SystemVerilog Objects, Declaration and Instantiation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A-1 Encapsulation and Data Hiding. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A-2 Inheritance and Polymorphism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A-3 B Interface Construct and Signal Connectivity Modports. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . B-2 Virtual Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . B-3 Eliminating Race Conditions in Synchronous Designs. . . . . . . . . . . . . . . . . . . B-5 Clocking Blocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . B-5 Modport and Clocking Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . B-6 Asynchronous Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . B-7 CAdvanced VMM Testbench Concepts VMM_SCENARIO_GEN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C-1 DExample Code ...展开收缩
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