文件名称:
Verilog HDL异步设计与同步设计的时序分析
开发工具:
文件大小: 6mb
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上传时间: 2012-05-16
详细说明: (1) 理解亚稳态产生的物理意义 (2) 理解触发器本身的建立时间和保持时间以及异步复位恢复的概念 (3) 理解亚稳态恢复和同步寄存器的概念 (4) 理解组合逻辑的延迟产生的原理,掌握系统时钟频率的计算 (5) 理解并掌握时钟偏斜和抖动及其对时钟频率的影响 (6) 理解提高系统时钟频率的两种方法 (7) 了解False Path和多时钟周期的概念,知道使用False Path和多时钟周期进行时序约束。 (8) 理解并掌握芯片之间的时序接口设计 (9) 理解并掌握异步电路的设计方法
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