开发工具:
文件大小: 22kb
下载次数: 0
上传时间: 2012-09-14
详细说明： 用verilog写的正弦波发生器 module sin(clk,rst_n,clock_1,addr_div_1,sin_data); input clk; input rst_n; output[9:0] sin_data; output[9:0] addr_div_1; //output[9:0] addr_div; output clock_1; wire clock; wire[9:0] addr_div; wire[9:0] address; wire[9:0] line; //wire[7:0] q; //wire[9:0] cnt_temp; div U1( .clk(clk), .rst_n(rst_n), .clock_1(clock_1), .clock(clock) ); counter U2( .clock(clock), .rst_n(rst_n), .addr_div_1(addr_div_1), .addr_div(line) ); sinwave U3( .clock(clock), .address(line), .q(sin_data) ); ...展开收缩
(系统自动生成,下载前可以参看下载内容)
下载文件列表
相关说明
- 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
- 本站是交换下载平台，提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。
- 本站已设置防盗链，请勿用迅雷、QQ旋风等多线程下载软件下载资源，下载后用WinRAR最新版进行解压.
- 如果您发现内容无法下载，请稍后再次尝试；或者到消费记录里找到下载记录反馈给我们.
- 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
- 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
