文件名称:
如何写好状态机-Verilog HDL语言
开发工具:
文件大小: 332kb
下载次数: 0
上传时间: 2009-08-18
详细说明： 状态机是逻辑设计的重要内容，状态机的设计水平直接反应工程师的逻辑功底，所以许 多公司的硬件和逻辑工程师面试中，状态机设计几乎是必选题目。本章在引入状态机设计思 想的基础上，重点讨论如何写好状态机。
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