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上传时间: 2013-01-17
详细说明: 用VHDL编写的pn9序列生成器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity pn_9 is port(clk,rst:in std_logic; pnout:out std_logic ); end pn_9; architecture behavior of pn_9 is signal shifter :std_logic_vector(8 downto 0); begin pnout<=shifter(8); process(rst,clk)
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