文件名称:
Verilog时序篇(源程序+学习文档)
开发工具:
文件大小: 37mb
下载次数: 0
上传时间: 2013-11-28
详细说明： “时序”最容易联想到就是“时序图”，亦即模块的输出。换句话说“时序”是模块执 行过程的显性记录。一般在仿真上，模块的时序图都是在理想状态下（没有任何物理上 的问题）产生的。时序图里边包含了模块最清洁的执行记录。这些信息对于“细化”模 块来说有很大的帮助。然而影响着这些时序就是Verilog HDL 语言本身。 很多时候，虽然低级建模（建模技巧）已经可以帮助我们完成许多模块设计上的要求， 但是低级建模始终是属于“建模”的层次，亦即“塑造”模块一个大概的形状，而且是 粗糙的东西而已。这粗糙的东西，效果能不能发完全发挥? 我们需要经过“细化”它才 知道结果。 要完成“细化”的过程一点也不可以马虎。早期的建模必须留下可以“细化”的种子。 此外我们还要往模块更深入去了解它，去分析它，如果有模块有问题就调试它。这全部 的工作要求，更进一步挑战我们对Verilog HDL 语言的认识和掌握的程度。有关这一点， 再也不是：了解Verilog HDL 语言相关的语法如何使用？如何使用Verilog HDL 语言建 立一个模块？等这些Verilog HDL 语言“外观的单纯工作”，而是“深入分析”模块执 行时的“内部细节”。关于模块一切的一切过程，我们只能在“时序图”上了 解而已。 这就是这本笔记命名的初衷。 ...展开收缩
(系统自动生成,下载前可以参看下载内容)
下载文件列表
相关说明
- 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
- 本站是交换下载平台，提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。
- 本站已设置防盗链，请勿用迅雷、QQ旋风等多线程下载软件下载资源，下载后用WinRAR最新版进行解压.
- 如果您发现内容无法下载，请稍后再次尝试；或者到消费记录里找到下载记录反馈给我们.
- 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
- 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
