文件名称:
使用Verilog编写的脉冲信号延时模块
开发工具:
文件大小: 1kb
下载次数: 0
上传时间: 2014-10-07
详细说明： /**************************************************************************************************/ //功能简介：使用Verilog编写的一个脉冲信号延时模块，延时时长可设定（小于输入脉冲周期），可精确到一个时钟周期 //代码有详细注解，设计项目验证可用，原项目是对一个周期为2ms，高电平脉宽为5us的脉冲信号延时100us输出 /**************************************************************************************************/
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