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上传时间: 2015-02-08
详细说明： 介绍VerilogHDL, 内容包括： –Verilog应用 –Verilog语言的构成元素 –结构级描述及仿真 –行为级描述及仿真 –延时的特点及说明 –介绍Verilogtestbench •激励和控制和描述 •结果的产生及验证 –任务task及函数function –用户定义的基本单元(primitive) –可综合的Verilog描述风格 介绍Cadence Verilog仿真器, 内容包括： –设计的编译及仿真 –源库(source libraries)的使用 –用Verilog-XL命令行界面进行调试 –用NC VerilogTcl界面进行调试 –图形用户界面(GUI)调试 –延时的计算及反标注(annotation) –性能仿真描述 –如何使用NC Verilog仿真器进行编译及仿真 –如何将设计环境传送给NC Verilog –周期(cycle)仿真 •逻辑综合的介绍 –简介 –设计对象 –静态时序分析(STA) –design analyzer环境 –可综合的HDL编码风格 •可综合的VerilogHDL –VerilogHDL中的一些窍门 –Designware库–综合划分
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